eda課程設(shè)計(jì)數(shù)字秒表有擴(kuò)展

1、 . . . Xxxxxxxx 大 學(xué)課 程 設(shè) 計(jì)2013 年 7 月 12 日課 程 硬件課程設(shè)計(jì) 題 目 電子秒表設(shè)計(jì) 院 系 計(jì)算機(jī)與信息技術(shù)學(xué)院 專業(yè)班級 計(jì)算機(jī)科學(xué)與技術(shù) 11-1 班學(xué)生 XX 學(xué)生學(xué)號 指導(dǎo)教師 . . . / 26東北石油大學(xué)課程設(shè)計(jì)任務(wù)書課程 硬件課程設(shè)計(jì)題目 電子秒表設(shè)計(jì) 專業(yè) 學(xué)號 主要容、基本要求等一、主要容：利用 KX_DN 教學(xué)實(shí)驗(yàn)箱、微機(jī)和 Quartus軟件系統(tǒng)，使用 VHDL 語言輸入方法設(shè)計(jì)數(shù)字秒表。它主要由顯示譯碼器、分頻器、十進(jìn)制計(jì)數(shù)器、報(bào)警器和計(jì)數(shù)器組成。秒共有 6 個(gè)輸出顯示，分別為百分之一秒、十分之一秒、秒、十秒、分、十分，所以共

2、有 6 個(gè)計(jì)數(shù)器與之相對應(yīng)，6 個(gè)計(jì)數(shù)器的輸出全都為 BCD 碼輸出，這樣便于同顯示譯碼器的連接。要求可以利用層次設(shè)計(jì)方法和 VHDL 語言，完成硬件設(shè)計(jì)設(shè)計(jì)和仿真。最后在 KX_DN 教學(xué)實(shí)驗(yàn)箱中實(shí)現(xiàn)。二、基本要求：1.四個(gè) 10 進(jìn)制計(jì)數(shù)器：用來分別對百分之一秒、十分之一秒、秒和分進(jìn)行計(jì)數(shù)；2.兩個(gè) 6 進(jìn)制計(jì)數(shù)器：用來分別對十秒和十分進(jìn)行計(jì)數(shù)；3.顯示譯碼器：完成對顯示的控制；4. 能任意啟動和歸零。三、擴(kuò)展要求1.隨意停止與啟動2.可以多次記錄數(shù)據(jù)并且可以讀出各次對數(shù)據(jù)按照規(guī)寫出論文，要求字?jǐn)?shù)在 4000 字以上，并進(jìn)行答辯。論文容包括概述（學(xué)習(xí)、調(diào)研、分析、設(shè)計(jì)的容摘要）、EDA 技

3、術(shù)的現(xiàn)狀和發(fā)展趨勢、對 KX_DN 教學(xué)實(shí)驗(yàn)箱和Quartus軟件的掌握程度、數(shù)字鐘的設(shè)計(jì)過程（包括原理圖或程序設(shè)計(jì)、編譯、仿真分析、硬件測試的全過程），論文中含有原理圖、程序、仿真波形圖與其分析報(bào)告。完成期限 第 1920 周 指導(dǎo)教師專業(yè)負(fù)責(zé)人2013 年 6 月 25 日 . . . I / 26摘 要EDA 技術(shù)是在電子 CAD 技術(shù)基礎(chǔ)上發(fā)展起來的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理與智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動設(shè)計(jì)。 本文通過硬件語言 VHDL 的描述，完成可以記錄兩次的秒表的設(shè)計(jì)和實(shí)現(xiàn)，先設(shè)計(jì)秒表的各個(gè)底層模塊，運(yùn)用底層各個(gè)

4、模塊產(chǎn)生的進(jìn)位將各個(gè)模塊連接起來實(shí)現(xiàn)一個(gè)普通秒表。然后再將兩個(gè)普通秒表用選擇電路連接在一起，完成可以記錄兩次的秒表。本次設(shè)計(jì)的目的就是在掌握 EDA 初步使用的基礎(chǔ)上，運(yùn)用 VHDL 語言對數(shù)字秒表進(jìn)行設(shè)計(jì)，將理論和實(shí)踐相結(jié)合，提高與計(jì)算機(jī)硬件有關(guān)設(shè)計(jì)能力，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問題的能力。通過課程設(shè)計(jì)深入理解計(jì)算機(jī)結(jié)構(gòu)與控制實(shí)現(xiàn)的技術(shù)，達(dá)到課程設(shè)計(jì)的目標(biāo)。關(guān)鍵詞：電子秒表；電子設(shè)計(jì)自動化；硬件描述語言；Quartus . . . II / 26目 錄第 1 章 概 述 11.1 EDA 的概念11.2 硬件描述語言VHDL41.3 Quartus II 概述6第 2 章 實(shí)驗(yàn)原理 8第

5、 3 章 電子秒表設(shè)計(jì) 93.1 分頻電路設(shè)計(jì)93.2 10 位計(jì)數(shù)器設(shè)計(jì)103.3 6 位計(jì)數(shù)器設(shè)計(jì)113.4 電子秒表設(shè)計(jì)133.5 擴(kuò)展功能153.6 電子秒表下載實(shí)現(xiàn)18結(jié)論 20參考文獻(xiàn) 21 . . . 0 / 26第 1 章 概 述1.1 EDA 的概念EDA 技術(shù)是在 20 世紀(jì) 60 年代中期從計(jì)算機(jī)輔助設(shè)計(jì)（CAD） 、計(jì)算機(jī)輔助制造（CAM） 、計(jì)算機(jī)輔助測試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。EDA 是電子設(shè)計(jì)自動化(Electronic Design Automation)的縮寫。EDA 技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA 軟件平臺上，用硬件描

6、述語言HDL 完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA 技術(shù)的出現(xiàn)，極提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動強(qiáng)度。 EDA 是電子技術(shù)設(shè)計(jì)自動化，也就是能夠幫助人們設(shè)計(jì)電子電路或系統(tǒng)的軟件工具。該工具可以在電子產(chǎn)品的各個(gè)設(shè)計(jì)階段發(fā)揮作用，使設(shè)計(jì)更復(fù)雜的電路和系統(tǒng)成為可能。在原理圖設(shè)計(jì)階段，可以使用 EDA 中的仿真工具論證設(shè)計(jì)的正確性；在芯片設(shè)計(jì)階段，可以使用 EDA 中的芯片設(shè)計(jì)工具設(shè)計(jì)制作芯片的版圖；在電路板設(shè)計(jì)階段，可以使用 EDA 中電路板設(shè)計(jì)工具設(shè)計(jì)多層電路板。

7、特別是支持硬件描述語言的 EDA 工具的出現(xiàn)，使復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)自動化成為可能，只要用硬件描述語言將數(shù)字系統(tǒng)的行為描述正確，就可以進(jìn)行該數(shù)字系統(tǒng)的芯片設(shè)計(jì)與制造。21 世紀(jì)將是 EDA 技術(shù)的高速發(fā)展期，EDA 技術(shù)將是對 21 世紀(jì)產(chǎn)生重大影響的十大技術(shù)之一。 利用 EDA 工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC 版圖或 PCB 版圖的整個(gè)過程的計(jì)算機(jī)上自動處理完成。硬件描述語言 : 硬件描述語言(HDL)是一種用于進(jìn)行電子系統(tǒng)硬件設(shè)計(jì)的計(jì)算機(jī)高級語言，它采用軟件的設(shè)計(jì)方法來描述電子系統(tǒng)的邏輯功能

8、、電路結(jié)構(gòu)和連接形式。 常用硬件描述語言有 HDL、Verilog 和 VHDL 語言。 . . . 1 / 261.1.1 EDA 技術(shù)與應(yīng)用現(xiàn)在對 EDA 的概念或疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有 EDA 的應(yīng)用。目前 EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測試與特性分析直到飛行模擬，都可能涉與到 EDA 技術(shù)。在教學(xué)方面：幾乎所有理工科的高校都開設(shè)了 EDA 課程。主要是讓學(xué)生了解EDA 的基本原理和基本概念、硬件描述系統(tǒng)邏輯的方法、使用 EDA 工具進(jìn)行電子電路課程的模擬仿

9、真實(shí)驗(yàn)并在作畢業(yè)設(shè)計(jì)時(shí)從事簡單電子系統(tǒng)的設(shè)計(jì)，為今后工作打下基礎(chǔ)。在科研方面：主要利用電路仿真工具進(jìn)行電路設(shè)計(jì)與仿真；利用虛擬儀器進(jìn)行產(chǎn)品調(diào)試；將 FPGA 器件的開發(fā)應(yīng)用到儀器設(shè)備中。在產(chǎn)品設(shè)計(jì)與制造方面：從高性能的微處理器、數(shù)字信號處理器一直到彩電、音響和電子玩具電路等，EDA 技術(shù)不單是應(yīng)用于前期的計(jì)算機(jī)模擬仿真、產(chǎn)品調(diào)試，而且也在后期的制作、電子設(shè)備的研制與生產(chǎn)、電路板的焊接、器件的制作過程等有重要作用。 1.1.2 EDA 技術(shù)發(fā)展趨勢過去的幾年里，可編程器件市場的增長主要來自大容量的可編程邏輯器件CPLD 和 FPGA，其未來的發(fā)展趨勢如下：（1）向高密度、高速度、寬頻帶方向發(fā)展設(shè)

10、計(jì)方法和設(shè)計(jì)效率的飛躍，帶來了器件的巨大需求，這種需求又促使器件生產(chǎn)工藝的不斷進(jìn)步，而每次工藝的改進(jìn)，可編程邏輯器件的規(guī)模都將有很大擴(kuò)展。（2）向在系統(tǒng)可編程方向發(fā)展采用在系統(tǒng)可編程技術(shù)，可以像對待軟件那樣通過編程來配置系統(tǒng)硬件的功能，從而在電子系統(tǒng)中引入“軟硬件”的全新概念。它不僅使電子系統(tǒng)的設(shè)計(jì)和產(chǎn)品性能的改進(jìn)和擴(kuò)充變得十分簡便，還使新一代電子系統(tǒng)具有極強(qiáng)的靈活性和適應(yīng)性，為許多復(fù)雜信號的處理和信息加工的實(shí)現(xiàn)提供了新的思路和方法。（3）向可預(yù)測延時(shí)方向發(fā)展 . . . 2 / 26為了適應(yīng)未來復(fù)雜高速電子系統(tǒng)的要求，可編程邏輯器件的高速可預(yù)測延時(shí)是非常必要的。（4）向混合可編程技術(shù)方向發(fā)展

11、已有多家公司開展了這方面的研究，并且推出了各自的模擬與數(shù)字混合型的可編程器件，相信在未來幾年里，模擬電路與數(shù)模混合電路可編程技術(shù)將得到更大的發(fā)展。（5）向低電壓、低功耗方面發(fā)展集成技術(shù)的飛速發(fā)展，工藝水平的不斷提高，節(jié)能潮流在全世界的興起，也為半導(dǎo)體工業(yè)提出了向降低工作電壓、降低功耗的方向發(fā)展。1.1.3 開發(fā)工具的發(fā)展趨勢（1）具有混合信號處理能力由于數(shù)字電路和模擬電路的不同特性，模擬集成電路 EDA 工具的發(fā)展遠(yuǎn)遠(yuǎn)落后于數(shù)字電路 EDA 開發(fā)工具。（2）高效的仿真工具一方面是要建立合理的仿真算法；另一方面是要更好地解決系統(tǒng)級仿真中，系統(tǒng)模型的建模和電路級仿真中電路模型的建模技術(shù)。（3）理想

12、的邏輯綜合、優(yōu)化工具邏輯綜合、優(yōu)化工具就是要把設(shè)計(jì)者的算法完整高效地生成電路網(wǎng)表。1.1.4 系統(tǒng)描述方式的發(fā)展趨勢（1）描述方式簡便化圖形化的描述方式具有簡單直觀、容易掌握的優(yōu)點(diǎn)，是未來主要的發(fā)展趨勢。（2）描述方式高效化和統(tǒng)一化隨著 EDA 技術(shù)的不斷成熟，軟件和硬件的概念將日益模糊，使用單一的高級語言直接設(shè)計(jì)整個(gè)系統(tǒng)將是一個(gè)統(tǒng)一化的發(fā)展趨勢。隨著科技的進(jìn)步，電子產(chǎn)品的更新日新月異，EDA 技術(shù)作為電子產(chǎn)品開發(fā)研制的源動力，已成為現(xiàn)代電子設(shè)計(jì)的核心。特別是 EDA 技術(shù)在我國尚未普與，掌握和普與這一全新的技術(shù)，將對我國電子技術(shù)的發(fā)展具有深遠(yuǎn)的意義。 . . . 3 / 261.2 硬件描述

13、語言VHDL1.2.1 VHDL 的簡介VHDL 語言是一種用于電路設(shè)計(jì)的高級語言。它在 80 年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用圍較小的設(shè)計(jì)語言 。但是，由于它在一定程度上滿足了當(dāng)時(shí)的設(shè)計(jì)需求，于是他在 1987 年成為 A I/IEEE 的標(biāo)準(zhǔn)（IEEE STD 1076-1987） 。1993 年更進(jìn)一步修訂，變得更加完備，成為 A I/IEEE 的 A I/IEEE STD 1076-1993 標(biāo)準(zhǔn)。目前，大多數(shù)的 CAD 廠商出品的 EDA 軟件都兼容了這種標(biāo)準(zhǔn)。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本，IEEE-1076（

14、簡稱 87 版)之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993 年，IEEE 對VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 1076-1993 版本， （簡稱 93 版） 。現(xiàn)在，VHDL 和Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中，VHDL 于

15、 Verilog 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。1.2.2 VHDL 語言的特點(diǎn)VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，關(guān)于用 VHDL 和原理圖輸入進(jìn)行CPLD/FPGA 設(shè)計(jì)的粗略比較：在設(shè)計(jì)中，如果采用原理圖輸入的設(shè)計(jì)方式是比較直觀的。你要設(shè)計(jì)的是什么，你就直接從庫中調(diào)出來用就行了。這樣比較符合人們的習(xí)慣。在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。（1）與其他的硬件描述語言相比，VHDL 具有更強(qiáng)的行為描述能力，從而決定了成為

16、系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 . . . 4 / 26（2）VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對設(shè)計(jì)進(jìn)行仿真模擬。（3）VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。（4）對于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級網(wǎng)表。（5）VHD

17、L 對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。1.2.3 VHDL 的設(shè)計(jì)流程它主要包括以下幾個(gè)步驟：1.文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的 HDL 編輯環(huán)境。通常 VHDL文件保存為.vhd 文件，Verilog 文件保存為.v 文件2.功能仿真：將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計(jì)可以跳過這一步，只在布線完成以后，進(jìn)行時(shí)序仿真）3.邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡的布爾表達(dá)式。邏輯綜合軟件會生成.edf 或.edif 的

18、EDA 工業(yè)標(biāo)準(zhǔn)文件。4.布局布線：將.edf 文件調(diào)入 PLD 廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放CPLD/FPGA。5.時(shí)序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。 （也叫后仿真） 通常以上過程可以都在 CPLD/FPGA 廠家提供的開發(fā)工具。 . . . 5 / 261.3 Quartus II 概述Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、VHDL、VerilogHDL 以與 AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，嵌自有的綜合器以與仿真器，

19、可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。 Quartus II 可以在 XP、Linux 以與 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA 工具。 此外，Quartus II 通過和 DSP Builder 工具與

20、Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺。Maxplus II 作為 Altera 的上一代 PLD 設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera 在Quartus II 中包含了許多諸如 SignalTap II、Chip Editor 和 RTL Viewer 的設(shè)計(jì)輔助

21、工具，集成了 SOPC 和 HardCopy 設(shè)計(jì)流程，并且繼承了 Maxplus II 友好的圖形界面與簡便的使用方法。Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。 . . . 6 / 261.3.1 軟件的啟動方式方法一、直接雙擊桌面上的圖標(biāo) ，可以打開 Quartus II 7.2 軟件；方法二、執(zhí)行：開始程序AlteraQuartus II 7.2Quartus II 7.2 TalkBack Install菜單命令，可以打開軟件。啟動軟件后，若你的電腦沒有連接到 Internet 互聯(lián)網(wǎng)，會

22、出現(xiàn)如下圖所示的提示，提示你沒有連接到 Altera 的官方，將無法獲得更新的資源。點(diǎn)擊確定繼續(xù)，因?yàn)檫@不影響軟件的正常使用。 圖 1-1 打開頁面 . . . 7 / 26第 2 章 實(shí)驗(yàn)原理根據(jù)實(shí)驗(yàn)對要求本次的設(shè)計(jì)是運(yùn)用 VHDL 語言在 Quartus II 7.2 TalkBack Install 環(huán)境下設(shè)計(jì)并運(yùn)行一個(gè)電子秒表。該秒表可以精確到百分之一秒并且記錄對圍是 00 分 00 秒 00 毫秒59 分 59 秒 99 毫秒。在設(shè)計(jì)的過程中需要運(yùn)用分層的結(jié)構(gòu)進(jìn)行，運(yùn)用例化語句在頂層實(shí)體中隊(duì)各個(gè)部件進(jìn)行例化，使之達(dá)到電子秒表的要求。在設(shè)計(jì)時(shí)運(yùn)用 10 進(jìn)制計(jì)數(shù)器和 6 進(jìn)制計(jì)數(shù)器對秒

23、表的各個(gè)位置進(jìn)行計(jì)數(shù)和顯示，在百分之一秒和十分之一秒對位置各用一個(gè)帶進(jìn)位對 10 進(jìn)制計(jì)數(shù)器來對其計(jì)數(shù)和顯示。秒和分的位置也運(yùn)用一個(gè)帶進(jìn)位的 10 進(jìn)制計(jì)數(shù)器對其進(jìn)行計(jì)數(shù)，十秒的位置著需要一個(gè)帶進(jìn)位的 6 進(jìn)制計(jì)數(shù)器對其進(jìn)行計(jì)數(shù)，而十分的位置需要一個(gè)不帶進(jìn)位對 6 進(jìn)制計(jì)數(shù)器對其進(jìn)行計(jì)數(shù)。將前一個(gè)位置的進(jìn)位接到下一個(gè)位置的時(shí)鐘信號以完成各個(gè)位置計(jì)數(shù)情況和前面位置計(jì)數(shù)情況的。完成位置之間的在頂層實(shí)體的例化語句中完成。本系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方案，系統(tǒng)的整體組裝設(shè)計(jì)原理圖如圖 2-1所示，它主要由控制模塊、時(shí)基分頻模塊，計(jì)時(shí)模塊和顯示模塊四部分組成。各模塊分別完成計(jì)時(shí)過程的控制功能、計(jì)時(shí)功能與

24、顯示功能。數(shù)字秒表計(jì)時(shí)控制電路控制狀態(tài)機(jī)計(jì)時(shí)電路顯示電路時(shí)基分頻電路計(jì)數(shù)器六進(jìn)制計(jì)數(shù)器十制計(jì)數(shù)器圖 2-1 系統(tǒng)設(shè)計(jì)原理框圖 . . . 8 / 26第 3 章 電子秒表設(shè)計(jì)根據(jù)實(shí)驗(yàn)容和實(shí)驗(yàn)原理，寫出各個(gè)電路的 VHDL 語言，并且對各個(gè)電路進(jìn)行仿真，并根據(jù)時(shí)序仿真圖觀察設(shè)計(jì)的電路是否正確。各個(gè)電路設(shè)計(jì)完成之后根據(jù)實(shí)驗(yàn)容和實(shí)驗(yàn)對擴(kuò)展的要求設(shè)計(jì)出合適對頂層實(shí)體其中包括可以多次記錄的秒表需要的硬件電路的 VHDL 語言頂層實(shí)體描述。3.1 分頻電路設(shè)計(jì)將輸入的時(shí)鐘信號頻率改變?yōu)槲覀冃枰臅r(shí)鐘頻率libraby ieee; use ieee.std_logic_1164.all; use ieee.

25、std_logic_unsigned.all;entity counter is port ( clk: in std_logic ; 輸入的時(shí)鐘信號 5MHz co: buffer std_logic); 輸出的時(shí)鐘信號 100Hzend counter; architecture bhv of counter is beginprocess(clk)variable coutinterger:=0;begin if clkevent and clk=1 thencout:=cout+1;if cout=25000 then co=0; elsif cout50000 then co 0);

26、 elsif clk10event and clk10=1 then if en10=1 then if cqi 0); end if; end if; end if; if cqi=9 then cout10=1; else cout10=0; . . . 10 / 26 end if; cq10 0); . . . 11 / 26 elsif clk6event and clk6=1 then if en6=1 then if cqi 0); end if; end if; end if; if cqi=5 then cout6=1; else cout6=0; end if; cq6cl

27、kk,co=clk1); 例化語句u2:cnt10 port map(clk10=clk1,rst10=rstt,en10=enn,cq10=sett(3downto0),cout10=clk2);u3:cnt10 port map(clk10=clk2,rst10=rstt,en10=enn,cq10=sett(7downto 4),cout10=clk3);u4:cnt10portmap(clk10=clk3,rst10=rstt,en10=enn,cq10=sett(11downto 8),cout10=clk4);u5:t6 port map(clk6=clk4,rst6=rstt,e

28、n6=enn,cq6=sett(15 downto 12),cout6=clk5);u6:cnt10portmap(clk10=clk5,rst10=rstt,en10=enn,cq10=sett(19downto16),cout10=cl . . . 13 / 26k6);u7:cnt6 port map(clk6=clk6,rst6=rstt,en6=enn,cq6=sett(23 downto 20);set=sett;end architecture one; 圖 3-7 電子秒表 RTL 圖 圖 3-8 電子秒表時(shí)序仿真圖3.5 實(shí)驗(yàn)擴(kuò)展根據(jù)實(shí)驗(yàn)的容可以適當(dāng)?shù)奶砑右恍┯袑?shí)際作用和可行

29、性的功能，如可以記錄 . . . 14 / 26并顯示多個(gè)數(shù)據(jù)。根據(jù)擴(kuò)展的容設(shè)計(jì)相應(yīng)的電路和模塊來完成擴(kuò)展的容。比如記錄和顯示多個(gè)數(shù)據(jù)，可以用多個(gè)秒表進(jìn)行計(jì)數(shù)，在秒表電路的后面可以添加一個(gè)選擇電路，運(yùn)用選擇電路選擇需要輸出的那個(gè)秒表的數(shù)值。3.5.1 選擇電路設(shè)計(jì) 根據(jù)輸入的 rea 信號，在顯示器上顯示出不同秒表記錄的數(shù)值。library ieee;use ieee.std_logic_1164.all;entity choose is port ( lk: in std_logic;控制信號 s1: in std_logic_vector(23 downto 0);秒表一的數(shù)據(jù) s2: i

30、n std_logic_vector(23 downto 0);秒表二的數(shù)據(jù) o : out std_logic_vector(23 downto 0);輸出的數(shù)據(jù)end entity;architecture one of choose is begin process(lk)begin if lk=1 then o=s1; else oclk1,enn=enn1,rstt=rst1,set=a); u3: clock port map (clkk=clk1,enn=enn2,rstt=rst1,set=c); u5: choose port map (lk=rea, s1=a,s2=c,o

31、=set1);end architecture one;圖 3-10 可多次記錄秒表 RTL 圖 . . . 16 / 26 圖 3-11 可多次記錄秒表時(shí)序仿真圖3.6 電子秒表下載實(shí)現(xiàn)新建一個(gè)工程，工程名為 clocks，在工程中建立多個(gè) VHDL 文件包括 ：cnt10.vhd、cnt6.vhd、counter.vhd、clock.vhd 和 clocks.vhd。編譯頂層文件，對編譯的結(jié)果進(jìn)行仿真，引腳分配，下載到硬件中等等。1.編譯程序并且驗(yàn)證 VHDL 語言是否正確無誤 ，采用功能仿真。2.建立波形圖文件，并對輸入端進(jìn)行賦值 ，并運(yùn)行得到如圖 3-11 的波形圖。3.進(jìn)行引腳分配，

32、如圖 3-12 所示。4.下載到實(shí)驗(yàn)室的芯片（KX_DN 系列）中并運(yùn)行，如圖 3-13 所示。 . . . 17 / 26圖 3-12 引腳分配圖 . . . 18 / 26 圖 3-13 程序下載到芯片效果圖結(jié) 論通過此次課程設(shè)計(jì)，讓我對 EDA 這門技術(shù)有了更深的體會，并更好的學(xué)會了 . . . 19 / 26使用 Quartus軟件進(jìn)行硬件設(shè)計(jì)。在編寫程序的過程中，遇到了很多問題，使我發(fā)現(xiàn)自己以前學(xué)習(xí)上存在的不足。通過與同學(xué)探討和請教老師，終于把問題都解決了，并加深了對數(shù)字時(shí)鐘原理和設(shè)計(jì)思路的了解。同時(shí)我也掌握了做課程設(shè)計(jì)的一般流程，為以后的電子設(shè)計(jì)這塊積累了一定的經(jīng)驗(yàn)，為以后從事相關(guān)工作有一些幫助。最終解決了問題，攥寫成報(bào)告。通過對設(shè)計(jì)對實(shí)現(xiàn)和對報(bào)告對撰寫，深深體會到了 VHDL 語言和 EDA 技術(shù)的一些技巧和設(shè)計(jì)思想，在完成設(shè)計(jì)的過程中，應(yīng)該具有很清晰地思路，才可以使電路更完美和簡便，要敢想敢做但是不應(yīng)該有投機(jī)取巧的心理。在完成每一步的時(shí)候都有意想不到的收獲也有可能導(dǎo)致錯誤，所以在設(shè)計(jì)對過程中要集中精神。在寫報(bào)告的過程中，更加凸顯了細(xì)心二字。不可自認(rèn)為完美，必須按照格式要求來撰寫自己的報(bào)告，所以必須做到足夠的精確。利用 EDA 工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，