FTU硬件詳細設(shè)計說明書

1、FTU硬件詳細設(shè)計說明書產(chǎn)品線：配電終端產(chǎn)品類別:產(chǎn)品型號：產(chǎn)品版本:文件狀態(tài)文檔版本作者完成日期編制部門硬件開發(fā)部批準:審核:初審:編寫：1.引言1.1.前言1.2.文檔術(shù)語1.3.參考文檔2開發(fā)環(huán)境入硬件詳細設(shè)計系統(tǒng)架構(gòu)主板板硬件框圖模塊2:時鐘模塊錯誤!未指定書簽錯誤!未指定書簽錯誤!未指定書簽錯誤!未指定書簽錯誤!未指定書簽錯誤!未指定書簽錯誤!未指定書簽錯誤!未指定書簽錯誤!未指定書簽錯誤!未指定書簽模塊1:CPU亥心板錯誤!未指定書簽。模塊3:無線通訊錯誤!未指定書簽模塊6以太網(wǎng)接口錯誤!未指定書簽RS232/RS48加路錯誤!未指定書簽SD#模塊電路錯誤!未指定書簽直流量采集模塊

2、錯誤!未指定書簽USBHOST口錯誤!未指定書簽遙控遙信板錯誤!未指定書簽硬件框圖錯誤!未指定書簽遙信電路模塊錯誤!未指定書簽遙控電路模塊錯誤!未指定書簽遙測板錯誤!未指定書簽遙測板框圖錯誤!未指定書簽謠測電路模塊錯誤!未指定書簽電源模塊錯誤!未指定書簽錯誤!未指定書簽亓器件總成本：錯誤!未指定書簽硬件測試方法錯誤!未指定書簽LFPGAM輯I計錯誤!未指定書簽1.1.子板邏輯錯誤!未指定書簽架構(gòu)概述錯誤!未指定書簽1.2.主板邏輯錯誤!未指定書簽外觀設(shè)計外形結(jié)構(gòu)銘牌終端內(nèi)部結(jié)構(gòu)組屏方案其他錯誤!未指定書簽錯誤!未指定書簽錯誤!未指定書簽錯誤!未指定書簽錯誤!未指定書簽錯誤!未指定書簽錯誤!未指

3、定書簽1.引言前言文檔術(shù)語參考文檔4.%2.%3.%4.開發(fā)環(huán)境硬件設(shè)施：普通個人PC軟件：protel99seCadence16.35.%2.%3.%4.硬件詳細設(shè)計5.系統(tǒng)架構(gòu)5.主板5.4.主板硬件框圖5.4.CPU核心板5.4.5.功能：保存各種數(shù)據(jù)，參數(shù)設(shè)置等其他需要保存的數(shù)據(jù)及給各功能模塊提供邏輯接5.4.5.接口描述:32位RISC嵌入式ARM9+DS內(nèi)核CPUOMAPL138ZW!過內(nèi)置DDR2/mDDR制器接口外擴1片32M/16位或64M/16位DDR2SDRAMMT47H32M16HR/MT47H64M1;6HR通過內(nèi)置外部存儲器接口(EMIFA)外擴1片128MByte

4、sNandFLASH:MT29F1G08ABAEAWP-IT和一片F(xiàn)PGA:ALTERAEP3c25F256;通過內(nèi)部集成的網(wǎng)絡接口控制一片網(wǎng)絡芯片：LAN8720ACPU過一個PWME作為看門狗的定時喂狗信號來控制CPU的復位腳；止匕外，CPUK心板把CPU3部集成的外設(shè)接口 （例如USBUARTIIC、SPI、MMC/SDr）和GPIO口及FPGA勺LVDS口引出到核心板接口上供其他功能模塊接口使用。5.4.5.設(shè)計原理:4)DDR2因OMAPL138ZWT&B集成的RAM小，需外擴一片RAM可利用芯片內(nèi)置的DDR2/mDDR制器接口外擴一片32M或64M容DDR2SDRAWT47

5、H32M16HRMT47H64M16Hs口如Figure15-19所示，引腳定義如Table15-1所示；為滿足信號完整性要求，需要在信號線進行端接處理。因只接了一片DDRK片所以采用串行端接，原理圖如下:5)NANDFLASH因OMAPL138ZWT&B集成的RO就小，需外擴一片NANDFLASH可利用芯片內(nèi)置的EMIFAg口外擴一片1Gb或2G喀量的NANDFLASHMT29F1G08ABAEAWP-TMT29F2G08ABAEAWP-IT卜部存儲器接口如Figure20-1所示，弓|腳定義如Table20-1、Table20-2、Table20-3所示；外擴NANDFLASHFi

6、gure20-14所示為了減少R/B#腳的延時時間，R/B#腳上接1K的上拉電阻。原理圖如6)FPGA因FTU需要采集的交流信號及遙信信號和控制的遙控信號眾多，可利用EMIFA接口接一片F(xiàn)PGAS行預處理。核心板上的FPGAf功能板上的FPGA1過LVDS進行點對點通訊， 將得到數(shù)據(jù)存放在各功能板相對應的存儲區(qū)里供CPU賣取。 從而提高系統(tǒng)的實時性和簡化電路設(shè)計。 將FPGA乍為SRAM?儲器掛在CPU勺EMIFA口上，其接口示意圖如Figure20-18的紅圈部分所示；Figure20-10ExampleConfigurationInterfflteFigure20-10ExampleCon

7、figurationInterfflteLVDS口需外加端接電阻，參數(shù)見FPG徽據(jù)手冊，其原理圖如下。注：因所用FPGAK片的真實的LVDS口不足，需使用一路仿真LVDS口。其端接電阻與真實的LVDSg口的不同。4)以太網(wǎng)EMIEMIPAEMA_C5tPEMA_C5tPMAQASEVIMAQASEVIA A而EMA_GLEMASDCKEMA_GLEMASDCKE EEUA_iAiE_OCM-|EUA_iAiE_OCM-|三應口【1515刈EWA_EWA_；YAITYAITCECEQASQAS/.fECLCLKCKEBA1KCKEBA1SAUSAUAT1LOJKlMUDJKlMUDQMDQQMD

8、Q：15.0|15.0|SDRAMiMxSDRAMiMx10 x4tiii10 x4tiiinknkTC5S15100FT-115100FT-1以太網(wǎng)芯片采用RMII接口的LAN8720ACPU過內(nèi)部集成的EMAC(RMII)和MDIO與LAN8720Al連，來建立以太網(wǎng)的物理層連接，其接口下意圖如Figure19-3所示，引腳定義如Table19-2所示外圍電路見數(shù)據(jù)手冊，其原理圖如下：5）看門狗看門狗電路選用的是Sipex公司的SP706REN-L復位周期1.6S,持續(xù)時間200ms采用軟硬件控制，軟件方式：CPU過才$制PWMC的輸出來控制看門狗電路；硬件方式：通過按鍵控制/MR的電平來

9、控制看門狗電路，原理圖如下：6）供電電路為了防止輸入電壓過高保護后級的電源管理芯片，在+5V電源輸入端加一保護電路，當輸入高于5.8V是輸出關(guān)斷，外加一個LED用以指示。當5V_IN5.8V時，LED亮。8)CPU）!廟：CPUft電為一多電源供電系統(tǒng)，其供電電流和上電順序要求如下：電源管理芯片采用TI公司的TPS650250RHBR過控制DC-DC使能端來控制各電平的上電順序。外圍電路參數(shù)見數(shù)據(jù)手冊。原理圖如下：上電順序邏輯電路如下，上電邏輯，+5V輸入時_DCDC拉高-VDCDC3輸出VCC_1V3D拉高EN_DCDC2VDCDC輸出VCC_1V8D拉高EN_DCDC1VDCDC1出VCC

10、_3V3D.9)FPG缺電FPGA隹薦供電電源參數(shù)如下表：VCCIO采用兩種電平供電， 為LVDS口供電的Bank1,2,3,5,6采用2.5V供電；其他Bank采用3.3V供電。電源芯片使用AS1301內(nèi)核供電LVDS總線供電可靠性設(shè)計（性能，EMC）:a）靜電防護：無b）快速脈沖群防護：無c）浪涌防護：無成本估計：約380元時鐘模塊功能：為系統(tǒng)提供實時時鐘。斷電情況下該時鐘能保持3年以上。接口描述：時鐘芯片通過SPI總線與CPU相連。設(shè)計原理：斷電時鐘保持時間T=1200mAh*30%/(550nA)=654545小時=74年注：假設(shè)電池容量下降到70%寸時鐘芯片不能正常工作，1200mA

11、h為電池容量。系統(tǒng)上電時，(3.3-0.6)(3.6-0.6-0.6),VCC_3.3V給時鐘芯片供電，僅當系統(tǒng)失電時3.6V電池才會給時鐘芯片供電，D3為了防止3.6V給3.3V系統(tǒng)供電。可靠性設(shè)計本部分在公司以往各產(chǎn)品中使用效果良好，時鐘精確度高。成本估計10元無線通訊功能1、GPRS/CDMA通訊：在終端與主站之間通過公網(wǎng)或者專網(wǎng)建立無線通訊，進行數(shù)據(jù)交換；2、GPS通訊：通過GPS進行終端定位；3、短距離無線通訊：本地調(diào)試用。接口描述1、GPRS/CDMA模塊：CPU通過UART與GPRS/CDMA模塊進行數(shù)據(jù)通訊， 通過4個GPIO控制GPRS/CDMA模塊的運行及網(wǎng)絡燈指示。2、G

12、PS通訊模塊接口：因主CPU串口有限 （只有3路,2路用作232/485通訊、 剩下1路用作GPRS/CDMA通訊） ，故用軟串口與GPS模塊進行通訊，外加兩個GPIO控制GPS模塊的復位及喚醒。下圖為軟串口框圖。3、短距離無線通訊：因主CPU串口有限 （只有3路,2路用作232/485通訊、 剩下1路用作GPRS/CDMA通訊） ，故用軟串口與短距離無線模塊進行通訊， 外加兩個GPIO控制短距離無線模塊的復位及睡眠。原理硬件采用插板結(jié)構(gòu)，與主板分離，保持主板不動更換不同通訊模塊，支持cdma,gprs通信模塊。各模塊對主板的接口統(tǒng)一定義。由于該模塊I/O口允許的輸入最大電壓是VEXT即2.9

13、3V,所以輸入信號需添加分壓電路，這樣輸入信號大概被調(diào)整至2.7V附近，保證正常工作，另外，電阻R725按照數(shù)據(jù)手冊看，由于該引腳內(nèi)部已經(jīng)上拉，所以該電阻可以省略，而且最好不要焊接，因為該腳允許的外接電壓最大為VDDEXT但以往產(chǎn)品設(shè)計的時候，都加了該電阻，尚未發(fā)現(xiàn)問題。模塊原理圖電平轉(zhuǎn)換電路Sim卡接口需要注意的是，圖中D1D4四個靜電防護器必須添加，替代以往該處使用的是集成TVS芯片UCLAMP0504,節(jié)約成本。2、GPS模塊：GPSS塊選用SKG16A通過CPU勺軟用口將GPS&息傳輸給CPU外加收發(fā)指示燈便于觀察與調(diào)試。3、短距離無線模塊：短距離無線通訊采用上海桑銳電子科技有

14、限公司的成品模塊SRWF-1022,其提供透明數(shù)據(jù)接口，能適應任何標準或非標準的用戶協(xié)議，自動過濾掉空中產(chǎn)生的假數(shù)據(jù)，用戶無需編制多余的程序，實現(xiàn)所收即所發(fā)。標準配置提供8個信道，可擴展到16/32信道。滿足用戶多種通信組合方式。提供2個串口三種接口方式，COM1為TTL電平UART接口。COM2為硬件的RS-232/RS-485接口,相對于軟口的RS-232/RS-485接口，其帶載 能 力 更 強 （ 是 軟 口 的6到8倍 ） ， 工 作 更 加 穩(wěn) 定 。 接 口 波 特 率 為1200/2400/4800/9600/19200bp列選，格式為8N1/8O1/8E1用戶自定義，可傳輸無

15、限長的數(shù)據(jù)幀，用戶編程靈活。接口圖如下；串口使用軟串口。因短距離無線通訊采用的是成品模塊，故只需在電路上加一相應的接口。可靠性設(shè)計1、基于無線公網(wǎng)模塊的應用已經(jīng)積累了一定經(jīng)驗，總得來說仍然是驅(qū)動層及應用程序?qū)与p重保護，驅(qū)動層通過查詢模塊，獲取鏈路狀態(tài)；應用程序通過與上位機的通信超時機制判斷鏈路狀態(tài)；一旦發(fā)現(xiàn)鏈路異常，即通過重啟鏈路方式修復通信。210元以太網(wǎng)接口功能通過以太網(wǎng)，建立CPU和主站的連接。接口描述通過hpauto-mdix（交叉線自動偵測及切換） 經(jīng)過網(wǎng)絡變壓器連接到標準RJ45接頭。設(shè)計原理網(wǎng)口電路主要是根據(jù)網(wǎng)絡芯片LAN8720A的數(shù)據(jù)手冊的網(wǎng)口推薦電路。 網(wǎng)絡連接和傳輸指示燈

16、采用獨立的LED燈指示?？煽啃砸酝a(chǎn)品在實驗中偶發(fā)發(fā)生以太網(wǎng)通訊時浪涌實驗引起終端損壞或者重啟等現(xiàn)象，隨后改用獨立網(wǎng)絡變壓器模式，大大降低出故障概率。成本估計8元RS232RS485電路功能將UART信號轉(zhuǎn)化成RS232信號或RS485信號，用于RS232或RS485通訊。接口RS232或RS485電路用過UART口與CPU相連。設(shè)計原理因RS232和RS485外接端子是共用的，故需一個雙刀雙擲開關(guān)進行切換。RS232電路和RS485電路沿用其他產(chǎn)品的成熟電路?？煽啃栽摬糠蛛娐繁容^成熟，尚未發(fā)現(xiàn)問題成本估計44.6元SD卡模塊電路功能存儲數(shù)據(jù)及參數(shù)。接口SD卡模塊通過CPU的內(nèi)置SD卡控制器接

17、口與CPU相連。設(shè)計原理所有數(shù)據(jù)線上都加個47K的上拉電阻用來防止振蕩輸入將引起非期望的高電流損耗和進行卡偵測。各數(shù)據(jù)線上外加一靜電防護器件防止插拔SD卡時產(chǎn)生的靜電干擾?？煽啃猿杀竟烙?元直流量采集模塊功能用以采集外接電壓型（048V）/電流型（420mA）傳感器信號。接口外部傳感器信號通過直流量采集模塊的信號轉(zhuǎn)換后經(jīng)AD芯片的IIC總線傳輸給CPU。設(shè)計原理直流采樣部分比較關(guān)鍵的是AD的隔離輸入電路，現(xiàn)采用的是線性光耦電路，在有效隔離的條件下保證輸入輸出的線性度。應用線性光耦合器組成的模擬信號隔離電路的線性度好，電路簡單，有效地解決了模擬信號與單片機應用系統(tǒng)的電氣隔離問題。驅(qū)動級、緩沖級采

18、用組合型運算放大器，可使線性度提高。如下圖：電路主要由HCNR200型線性光耦和配套外圍電路組成。HCNR200型線性光耦由發(fā)光二極管D1、反饋光電二極管D2、輸出光電二極管D3組成。當D1通過驅(qū)動電流If時，發(fā)出紅外光(伺服光通量)。該光分別照射在D2、D3上,反饋光電二極管吸收D2光通量的一部分，從而產(chǎn)生控制電流II。該電流用來調(diào)節(jié)If以補償D1的非線性。輸出光電二極管D3產(chǎn)生的輸出電流I2與D1發(fā)出的伺服光通量成線性比例。 令伺服電流增益K1=I1/If,正向增益K2=I2/If,則傳輸增益K3=K2/K1=I2/I1,K3的典型值為1。然后通過運放將I2轉(zhuǎn)化成電壓，供AD采集。此電路中

19、K1=I1/IFR180/R181=20/10000=0.2%,I2弋I1=0.2%IF,VAD_DC2=R184*I2=136*IF136*IDC2。穩(wěn)壓管D55用于提供5.1V電壓供運放工作。VCC通過R185、R186分壓后給運放U35提供一個偏置電壓，以補償U37,D55損耗的電流。當輸入為電壓時，通過撥碼開關(guān)使輸入信號接到電壓轉(zhuǎn)電流電路，I=(DCV1*R65/(R65+R63)/R52=0.377*DCV1(mA),DCV1=048V,故I=018.1mA?？煽啃猿杀竟烙?5元USBHOS根口功能用于本地程序升級及調(diào)試接口USBHOST接口通過CPU內(nèi)置的USB2.0接口與CPU相

20、連，支持USB2.0高速(480Mbps)全速(12Mbps)/低速(1.5Mbps)三種模式。3.2.9.3,設(shè)計原理1原理圖如下：因CPU內(nèi)部集成了USB2.0控制器，所以只需在電路上加一接口電路。此電路沿用其他產(chǎn)品的成熟電路。可靠性該電路經(jīng)過之前的產(chǎn)品反復驗證，已經(jīng)基本成熟，風險較低。成本估計1.5元遙控遙信板硬件框圖遙信電路模塊功能用于外部24V直流開入信息的可靠采集，并通過FPAG實現(xiàn)的LVDS總線上送信息到主板。接口提供給外部開入信號的為無源24V共負極接口方式，物理接口端子為間距3.5mm的插拔式接線端子；與主板交換信息給的接口方式為LVDS高速差分總線，物理接口端子為哈丁板卡連

21、接端子。原理設(shè)計1、模塊由信號處理電路部分和采集上傳部分組成。單路信號處理電路原理如下圖：2、采集上送功能電路在FPGA芯片EP4CE6E22C8內(nèi)部實現(xiàn)。96路經(jīng)上述信號處理電路傳輸過來的信號輸入到FPGA的I/O口， 芯片把I/O口信息直接采集存儲到內(nèi)部寄存器，在接受到主板通過LVDS發(fā)送過來的查尋要求時，再把內(nèi)部寄存器的信息調(diào)理成LVDS信號發(fā)送到主板上的FPGA信息處理芯片上。3、考慮到系統(tǒng)機械結(jié)構(gòu)和信號的實際分布情況，把信號設(shè)計成6路一組，4組信號分布在一塊系統(tǒng)插板上，最多4塊插板能實現(xiàn)采集96路外部信號，4塊插板通過LVDS與主板實現(xiàn)點對點通訊式信息交換?？煽啃?、信號處理電路經(jīng)過

22、前期的FTU產(chǎn)品反復驗證，成熟，可靠。EMC性能達標。2、采集上送功能電路由可編程芯片實現(xiàn)，且LVDS模塊基本成熟，風險較低。成本估計單路材料成本包含光耦、電阻、電容、二極管、發(fā)光管等。批量采購估計為：1.2元/路。遙控電路模塊功能通過FPAG實現(xiàn)的LVDS總線接受主板的遙跳、遙合命令信息，并通過I/O口控制驅(qū)動板載功率繼電器動作，從而實現(xiàn)對外部開關(guān)裝置的控制功能。接口提供給外部開關(guān)裝置的接口為繼電器無源空觸點，帶載能力為：10A220VAC或10A30VDC,物理接口端子為間距5.08mm的插拔式接線端子； 與主板的接口方式為LVDS高速差分總線，物理接口端子為哈丁板卡連接端子。原理設(shè)計1、

23、模塊的驅(qū)動輸出部分原理圖如下：2、設(shè)計思路是：主板信息通過LVDS總線傳輸過來，F(xiàn)PGA芯片EP4CE6E22C8內(nèi)部實現(xiàn)LVDS差分信號的接收解析，確認需控制的對應I/O管腳，把對應管腳由默認的高電平輸出，轉(zhuǎn)換成低電平輸出，對應的管腳連接到如上圖中的YK1標識處驅(qū)動光耦，通過光耦實現(xiàn)隔離驅(qū)動功率繼電器。4、考慮到系統(tǒng)機械結(jié)構(gòu)和信號的實際分布情況，把信號設(shè)計成2路（遙跳、遙合）一組，4組信號分布在一塊系統(tǒng)插板上，最多4塊插板能實現(xiàn)采集16組32路外部開關(guān)設(shè)備的控制，4塊插板通過LVDS與主板實現(xiàn)點對點通訊式信息交換。5、繼電器的選型要考慮觸點負荷，繼電器的體積及價格。1、驅(qū)動電路經(jīng)過前期的FT

24、U產(chǎn)品反復驗證，成熟，可靠。EMC性能達標。2、信息接收處理功能電路由可編程芯片實現(xiàn)，且LVDS模塊基本成熟，風險較低。成本估計單路材料成本包含光耦、電阻、二極管、繼電器等。批量采購估計為：13元/路。遙測板遙測板框圖遙測電路模塊功能用于外部交流電壓、電流信息的可靠采集，并通過FPAG實現(xiàn)的LVDS總線上送信息到主板。接口輸入通過裝置內(nèi)部高精度CT、PT獲取外部交流信號，物理接口端子為間距8mm的插拔式航空接線端子； 獲取的交流信號經(jīng)AD芯片轉(zhuǎn)換并實時上傳信息給主板， 輸出與主板的接口方式為LVDS高速差分總線，物理接口端子為哈丁板卡連接端子。原理設(shè)計1、交流信號前級采集調(diào)理電路的原理如下：2

25、、信號的選擇電路原理圖如下：電路由模擬開關(guān)芯片ADG1334構(gòu)成。模擬開關(guān)對信號的隔離和信噪抑制能到達-70DB。具體性能見下圖（引用自芯片數(shù)據(jù)手冊）。3、信號濾波采集電路原理如下。此電路主要采用芯片AD7606模數(shù)轉(zhuǎn)換芯片實現(xiàn)，AD7606工作在并行方式，無過采，模擬信號的輸入范圍為-5V+5V,采用外部參考電壓標準，外部參考電壓由芯片REF5025A提供。4、AD芯片控制和LVDS電路原理圖如下。FPGA芯片EP4CE6E22C8內(nèi)部實現(xiàn)與AD芯片AD7606的總線接口電路，內(nèi)部定時電路提供精準的采樣間隔時間， 內(nèi)部寄存器組提供數(shù)據(jù)的緩存空間， 內(nèi)部的LVDS電路把緩存空間的數(shù)據(jù)調(diào)理成LV

26、DS信號發(fā)送到主板?？煽啃?、AD采集電路前期經(jīng)過反復驗證，功能穩(wěn)定可靠，對比以前的模擬信號電路在采樣精度上有很大的提高。EMC性能達標的關(guān)鍵在PCB設(shè)計時要預留足夠安全間距。2、電路中預留TVS管，保護芯片不受高壓損壞，并預留安全地PGND改善EMC性能。3、AD控制和LVDS電路由可編程芯片實現(xiàn)，且LVDS模塊基本成熟，風險較低。成本估計單路材料成本包含互感器、電阻、電容、AD部件、模擬開關(guān)部件等。批量采購估計為：25元/路。電源模塊功能此模塊把外部電源模塊提供的電源經(jīng)EMC可靠性處理后，分成3路24V電源。其中一路再經(jīng)DCDC芯片降壓處理后給裝置提供可靠的24V、12V和5V電源；第二路

27、提供給外部操作回路使用，第三路給開入回路使用。此外本模塊還實現(xiàn)了電源電池管理功能的控制和檢測。接口輸入物理接口端子為間距5.08mm的插拔式端子； 輸出物理接口端子為哈丁板卡連接端子。原理設(shè)計1、電源部分的原理圖如下：圖中輸入電源經(jīng)共模抑制和濾波電路后再經(jīng)氣體放電管和壓敏電阻對浪涌波形吸收處理后的24V電源一路供給DCDC隔離模塊， 最后再經(jīng)DCDC芯片降壓產(chǎn)生5V和12V裝置內(nèi)部主電源； 第2、3路分別再次經(jīng)共模抑制和濾波電路和氣體放電管和壓敏電阻處理后供給外部操作回路、開入回路使用；2、電源電池管理功能的控制和檢測原理圖如下：此電路實現(xiàn)裝置對后備蓄電池的充放電狀態(tài)的監(jiān)控及控制。包括電源故障

28、、電池欠壓、活化狀態(tài)采集；電池活化啟動、退出控制及電池退出控制等。在4級極度惡劣電磁環(huán)境下此電路對浪涌等EMC干擾的抑制性能有待進一步的驗證，具有一定風險。可算是硬件設(shè)計的疑難點。成本估計材料成本包含壓敏電阻、安規(guī)電容、共模電感、DCDC模塊、DCDC芯片等。批量采購估計成本為：250元。元器件總成本:核心板380元CPU板415元電源板342元背板252元遙測板*4880*4=3520元遙信遙控板*4223*4=892元機箱800總計6601元3.5.硬件測試方法依據(jù)硬件設(shè)計規(guī)范要求的性能指標如信號完整性、電源紋波等，列出本次設(shè)計與性能指標對應的信號、測試點。測試點1):CPU系統(tǒng)電源，+3

29、.3V2):DDR2芯片電源，+1.8V3):CPU內(nèi)核電源，+1.3V:USB內(nèi)核電源，+1.2V:USB物理層1.8V電源，+1.8V5):485通訊電源，+3.3V6):直流量采集電路電源電壓,+5V7):FPGA內(nèi)核電源，+1.2V8):LVDS總線電源，+2.5V7):SPI通訊線；:I2C通訊線；:sUART/UART通訊線；.FPGAI輯設(shè)計分為子板邏輯和主板邏輯兩部分。子板邏輯架構(gòu)概述作，數(shù)據(jù)編解碼，數(shù)據(jù)發(fā)送，數(shù)據(jù)接收功能，遙測參數(shù)儲存等功能。FPGA內(nèi)部邏輯主要由NIOSII軟核處理器、AD7606接口模塊、IO接口模塊、EPCSFLASH控制接口模塊，F(xiàn)IFO控制狀態(tài)機，

30、收發(fā)FIFO以及LVDS收發(fā)電路組成。其中各模塊通過AVALONMM總線與NIOSII處理器通訊。 以下僅對重要的模塊進行說明。1）、CDR模塊，原理如下：首先通過PLL產(chǎn)生兩個相位相差90度頻率為100MHz的時鐘，利用CLK和CLK90的上升和下降沿分別對LVDS端口接收來的信號采樣，如下圖：A、B、C、D分別代表CLK0度、90度、180度、270度4種不同的采集相位，如果在AB之間發(fā)現(xiàn)數(shù)據(jù)有變化，則認為C點為當前數(shù)據(jù)的最佳采樣點，以C點的采集數(shù)據(jù)做為本次時鐘的采集數(shù)據(jù)，如果4個相位都未發(fā)生變化，則沿用上一次的最佳采樣點。2）、8B/10B編解碼模塊由于CDR通過偵測數(shù)據(jù)的跳變沿來選擇采樣點，如果長時間數(shù)據(jù)沒有變化，且發(fā)送和LVDS子板FPGA主要實現(xiàn)AD數(shù)據(jù)采集，遙信IO口數(shù)據(jù)采集，遙控IO口操子板邏輯如下圖:LVDS收發(fā)部分的邏輯如下:transmitter接收時鐘頻率和相位上的誤差和抖動，長時間使用同一個相位的