第3章集成邏輯門

1、第3章 集 成 邏 輯 門 第3章 集 成 邏 輯 門 3. .1 常用集成邏輯門的類型常用集成邏輯門的類型 3. .2 TTL門舉例及其系列簡介門舉例及其系列簡介 3. .3 CMOS門電路門電路 3. .4 TTL與與CMOS電路接口電路接口 習題習題 第3章 集 成 邏 輯 門 3.1 常用集成邏輯門的類型常用集成邏輯門的類型 1. 1. 集成邏輯門的邏輯功能分類集成邏輯門的邏輯功能分類在數(shù)字電路中，實現(xiàn)邏輯運算功能的電路稱之為邏輯門電路。上一章介紹的幾種分立元件邏輯門電路， 現(xiàn)在已經(jīng)很少使用了，人類在此基礎上發(fā)展、研制成各種集成邏輯門電路。對于使用集成邏輯門者而言，首先要了解所用門電路

2、的邏輯功能， 記住它的圖形符號及相應邏輯表達式， 才能正確分析或設計邏輯電路中的有關內(nèi)容。 第3章 集 成 邏 輯 門 除此之外， 還有三種特殊的集成邏輯門： 集電極（漏極）開路門（又稱OC門）、 三態(tài)門（又稱TS門）、 傳輸門， 下面會逐一介紹其原理、 特殊功能、 圖形符號及邏輯表達式。它們和上面的門一起構成基本集成邏輯門， 都是數(shù)字電路的基礎， 必須掌握。由于上述門電路的新國標符號、曾用符號和國外所用符號不同， 因此在表3.1.1常用邏輯門符號對照表中列出。 第3章 集 成 邏 輯 門 表表3.1.13.1.1常用邏常用邏輯門符號對照表輯門符號對照表符號名稱說明本書所用符號曾用符號國外所用

3、符號&與 門或 門非 門與非門或非門與或非門異或門 同或門集電極開路與非門三態(tài)輸出與非門傳輸門11&1&11&TGTGEN第3章 集 成 邏 輯 門 2. 2. 集成邏輯門的結構分類集成邏輯門的結構分類數(shù)字集成器件所用的材料以硅為主，高速電路中也使用砷化鎵等化合物半導體材料。 按其制作所用半導體器件分類, 數(shù)字集成電路分為雙極型和單極型兩大類。雙極型集成門除了有DTL(Diode Transistor Logic)型、ECL（Emitter Coupled Logic）型、 I2L（Integrated Injection Logic）型外，目前應用最廣泛的、在

4、市場上占主導地位的主要是TTL（Transistor Transistor Logic）門電路。單極型集成門主要是CMOS（Complementary Metal Oxide Semiconductor）門電路。 第3章 集 成 邏 輯 門 不論是TTL門電路，還是CMOS門電路，只要是所實現(xiàn)的邏輯功能相同，其圖形符號和邏輯表達式就相同。但在電氣特性上有所不同。 例如TTL邏輯電路的電源電壓均為5 V，而CMOS集成門的型號不同，可以有不同的電源電壓; TTL門的標準高、低電平分別為2.4 V和0.4 V，而CMOS門的高電平近似等于所加電源電壓，低電平近似為0。 CMOS門的最大優(yōu)點是功耗低

5、，帶同類門的個數(shù)（稱為扇出系數(shù)）高；而TTL門的靜態(tài)功耗大，扇出系數(shù)較小。 第3章 集 成 邏 輯 門 3.2 TTL門舉例及其系列簡介門舉例及其系列簡介 3.2.1 TTL3.2.1 TTL與非門與非門 與非門是TTL門的基本電路形式，現(xiàn)通過對TTL與非門的分析，來了解TTL門電路的結構特點及外部特性。 1. 1. 電路結構電路結構54/74系列TTL集成與非門的典型電路如圖3.2.1（a）所示， 邏輯符號如圖3.2.1（b）所示。 第3章 集 成 邏 輯 門 圖3.2.1 典型的TTL與非門（a） 電路; （b） 邏輯符號 F(a)&ABF(b)R1R4ABV1R3R5V3V2V5

6、UCC(5 V)CCR2V4第3章 集 成 邏 輯 門 圖3.2.1電路可分解為3個組成部分： （1） 由多發(fā)射極晶體管V1和電阻R1組成輸入級，實現(xiàn)“與”邏輯功能。（2） 由晶體管V2和電阻R2、R3組成中間級，其主要作用是從V2管的集電極和發(fā)射極同時輸出兩個相位相反的信號，分別驅(qū)動V3、V5。 （3） 由晶體管V3、V4、V5和電阻R4、R5組成輸出級。V5是個反相器，V3、V4組成復合管構成一個射極跟隨器，作為V5管的有源負載，這種輸出通常稱之為推拉式輸出或圖騰輸出電路， 具有很小的輸出電阻，帶負載能力較強。 第3章 集 成 邏 輯 門 2. 2. 邏輯功能邏輯功能 當輸入信號A、B、C

7、全部為高電平（3.6 V）時的工作情況如圖 3.2.2（a）所示，這時，輸出管V5處于飽和導通狀態(tài)， 因而輸出為低電平（0.3 V）。一般稱此為導通狀態(tài)或開門狀態(tài)（簡稱開態(tài)）。 當輸入信號A、B、C中至少有一個為低電平（0.3 V）時的工作情況如圖 3.2.2（b）所示， 這時，輸出高電平（3.6 V）。由于在此狀態(tài)下輸出管V5截止，故稱為截止狀態(tài)或關門狀態(tài)（簡稱關態(tài)）。 第3章 集 成 邏 輯 門 圖3.2.2 典型TTL與非門的工作情況（a） 輸入全為高電平; （b） 輸入有低電平 L(a)R1R2R4ABV1R3R5V2V5V4UCC(5 V)Cb1c12.1 V3.6 VIR1IR2I

8、R4c21 V0.3 V0.3 VIR3(b)R1R2R4ABV1R3R5V3V2V5V4UCC(5 V)Cb1c11 V0.3 VIR1IR43.6 VIR51.4 V0.7 V0.4 V5 VV3第3章 集 成 邏 輯 門 根據(jù)電路的工作情況，可做出圖3.2.2電路的邏輯電平表， 見表3.2.1。當采用正邏輯約定時，便可得到邏輯真值表， 見表3.2.2，其邏輯表達式為 CBAL表3.2.1 圖3.2.2電路的邏輯電平表 第3章 集 成 邏 輯 門 表3.2.2 正與非門的真值表 第3章 集 成 邏 輯 門 3. 3. 電氣特性電氣特性 (1) 電壓傳輸特性： 是描述空載條件下輸出電壓與輸入

9、電壓之間對應關系的曲線。上述TTL正與非門的電壓傳輸特性如圖3.2.3所示，一般將電壓傳輸特性分為AB段（截止區(qū)）、BC段（線性區(qū)）、CD段（過渡區(qū)）和DE段（飽和區(qū)）四個區(qū)段。由圖可見，輸出的高電平UOH=3.6 V，輸出的低電平UOL=0.3 V。為確保門電路的正常工作，通常規(guī)定輸出高電平的下限值UOHmin2.4 V，輸出低電平的上限值UOLmax=0.4 V。根據(jù)這兩個值可以從電壓傳輸特性上查出相對應的UILmax和UIHmin。當UiUILmax時，電路輸出高電平, 處于關門狀態(tài), 因此UILmax也稱為關門電平UOFF; 當UiUIHmin時， 電路則輸出低電平, 處于開門狀態(tài),因

10、此UIHmin也稱為開門電平UON。電壓傳輸特性中CD段的中點所對應的輸入電壓叫閾值電壓UT（或門檻電壓），UT=1.4 V。 第3章 集 成 邏 輯 門 03.0ABCDEUOHUo/VUi/VUNLUNH3.52.52.01.51.00.54.54.00.51.01.52.02.5 3.0 3.5UILUIHUOLUOLmaxUOHminUTUIH minUIL max圖3.2.3 典型TTL正與非門的電壓傳輸特性第3章 集 成 邏 輯 門 實際使用中，由于存在各種干擾電壓， 因此將影響到輸入低電平或高電平的數(shù)值，當輸入端干擾電壓超過一定限度時， 就可能會破壞與非門輸出的邏輯狀態(tài)。從電壓傳

11、輸特性中可以看到，當輸入低電平時，若干擾使實際輸入的低電平值不超過UILmax，電路的關態(tài)不會受到破壞; 當輸入高電平時，若干擾使實際輸入的高電平不低于UIHmin，電路的開態(tài)也不會受到破壞。 為消除電壓傳輸特性上BC段線性區(qū)，改進型的TTL與非門引入了有源泄放電路、抗飽和電路、 肖特基勢壘二極管等，使得電壓傳輸特性具有快速的、 理想化的躍變特性。 第3章 集 成 邏 輯 門 圖3.2.4 輸入端電阻R對門工作狀態(tài)的影響 &R第3章 集 成 邏 輯 門 （2） 輸入端負載特性：在實際應用中，與非門輸入端有時要經(jīng)過外接電阻R接地，如圖3.2.4所示，此時有電流流過電阻R，必然在R上產(chǎn)生電

12、壓降，這時，該輸入端雖未直接接入輸入電壓，但其效果卻與接輸入電壓相類似。當電阻R由0增至， 就相當于輸入端由低電平轉變?yōu)楦唠娖綍r，由此可以推斷， 電阻R在大于0的某個范圍內(nèi)相當于輸入低電平，而在小于的某個范圍內(nèi)卻相當于輸入高電平。我們把相當于低電平輸入的最大電阻稱為關門電阻ROFF（約700 ），而把相當于高電平輸入的最小電阻稱為開門電阻RON（約2 k）。 第3章 集 成 邏 輯 門 若輸入端電阻RROFF時，相當于該輸入端為低電平，此時與非門處于關態(tài);若輸入端電阻RRON時，相當于該輸入端為高電平。 上述結論對于各種TTL門電路都是適合的，因此，在TTL門電路中， 輸入端懸空（R=）等效輸

13、入高電平。 但在實際應用中，處理多余需接高電平的輸入端時，往往不懸空，因為懸空可能引入干擾。 第3章 集 成 邏 輯 門 圖3.2.5 TTL與非門輸出端接負載 （3） 輸出端負載特性：若在如圖3.2.5所示的TTL與非門的輸出端接上負載， 就要產(chǎn)生負載電流， 此電流會影響輸出電壓的大小。由輸出電壓與負載電流之間的關系，可得到輸出端的負載特性曲線。 負 載IL&第3章 集 成 邏 輯 門 當TTL與非門輸出高電平時，形成拉電流負載， 隨著負載電流的增加，輸出的高電平將逐漸下降， 以至無法保證正常的高電平輸出，如圖3.2.6（a）所示; 而當TTL與非門輸出低電平時，形成灌電流負載，隨著

14、負載電流的增加，輸出的低電平卻逐漸上升，也無法保證正常低電平的輸出, 如圖3.2.6（b）所示。 由此可見， 要保證輸出正常的高、 低電平， TTL與非門所能提供的負載電流是有限的， 即TTL門電路帶負載的能力是有限的， 如超出能力范圍，將造成邏輯功能的混亂。 通常， 把一個門最多可以驅(qū)動幾個同類門的數(shù)目稱其為門電路的扇出系數(shù)NO，以此來衡量一個門的帶負載能力。顯然，NO越大，驅(qū)動同類門的數(shù)目就越多，所能提供的負載電流也就越大，則帶負載能力就越強。 第3章 集 成 邏 輯 門 圖3.2.6 TTL與非門的負載特性（a） 輸出為高電平時; （b） 輸出為低電平時 UOH/V4.03.02.01.

15、0010203040IL/mA(a)UOL/V1.00.5010204050IL/mA(b)1.530602.40.4第3章 集 成 邏 輯 門 (4) 傳輸時間：由于TTL門電路中各級三極管存在著一定的開關時間等原因，使得其輸出不能立即響應輸入信號的變化， 而有一定的延遲，如圖3.2.7所示。通常把輸出波形相對于輸入波形滯后的時間，稱為傳輸延遲時間（又稱為傳輸時間）。 其中，tPHL表示輸出高電平跳變?yōu)榈碗娖降膶▊鬏敃r間，tPLH表示輸出低電平跳變?yōu)楦唠娖降慕刂箓鬏敃r間。手冊上通常給出的是平均傳輸時間tpd，即 )(21PLHPHLpdttttpd的數(shù)值很難準確計算， 一般都是用實驗方法測

16、定的。 第3章 集 成 邏 輯 門 TTL門電路的其他邏輯功能的門電路，如與門、或門、 非門、與非門、或非門、與或非門、異或門和同或門（異或非門）等， 除邏輯功能和與非門不同外，其輸入端負載特性和輸出端負載特性等方面均與與非門類似。 第3章 集 成 邏 輯 門 圖3.2.7 TTL與非門的傳輸時間 1.5 VtPHLtPLH3 V1.5 V1.5 V1.5 V0 V0 V3 VUiUo第3章 集 成 邏 輯 門 4. 4. 主要參數(shù)主要參數(shù) （1） 輸出高電平UOH： UOH是指與非門有一個（或幾個）輸入端為低電平時的輸出電平值， 典型值為3.6 V， 最小值為2.4 V。 （2） 輸出低電平

17、UOL： UOL是指與非門輸入全部為高電平時的輸出低電平值，典型值為0.3 V，最大值為0.4 V。 （3） 輸入短路電流IIL：IIL是指當有一輸入端接地，其余輸入端懸空時， 流出這個輸入端的電流， 典型值為1.4 mA。 （4） 輸入漏電流IIH：IIH是指當一個輸入端接高電平，其余輸入端接地時，流入這個輸入端的電流，典型值為10 A 。 第3章 集 成 邏 輯 門 （5） 開門電平UIHmin：輸出為標準低電平時，所允許的最小輸入高電平值，一般記作UON，典型值為1.8 V。 （6） 關門電平UILmax：輸出為標準高電平時，所允許的最大輸入低電平值，一般記作UOFF， 典型值為0.8

18、V。 （7） 扇出系數(shù)NO：能夠驅(qū)動同類型門的個數(shù)，典型值為8。 （8） 空載導通功耗PON：輸出為低電平且不加負載時的功耗。 第3章 集 成 邏 輯 門 （9） 平均傳輸時間tpd：產(chǎn)品型號不同，tpd差異很大， 一般為幾至幾十納秒數(shù)量級。 （10） 輸入信號噪聲容限UN：這是衡量門電路抗干擾能力的參數(shù)，分為輸入低電平時的噪聲容限（UNL）和輸入高電平時的噪聲容限（UNH）。 輸入低電平時的噪聲容限為UNLUOFFUIL; 輸入高電平時的噪聲容限為UNHUIHUON。 第3章 集 成 邏 輯 門 3.2.2 3.2.2 集電極開路門（集電極開路門（OCOC門）門）在實際應用中， 常希望把幾個

19、邏輯門的輸出端直接并聯(lián)在一起， 完成“與”的邏輯功能，這種直接利用連線實現(xiàn)與邏輯功能的方法稱作“線與”， 如圖3.2.8所示。 圖3.2.8 用門的輸出并聯(lián)實現(xiàn)線與 F1F2FnF第3章 集 成 邏 輯 門 但利用普通的TTL門電路是無法實現(xiàn)線與的， 因為其輸出電路結構不允許這種連接。圖3.2.9是兩個普通TTL與非門輸出端“線與”的情況，當上面的門為關態(tài)（輸出高電平），下面的門為開態(tài)（輸出低電平）時， 將有很大電流從關態(tài)門電路的三極管V4流出，灌入開態(tài)門電路的輸出管V5，此大電流不僅會使V5管脫離飽和，造成并聯(lián)輸出既非“0”又非“1”的狀態(tài)，破壞邏輯關系，而且還可能燒壞V5管。為了解決這個問

20、題， 引入了一種特殊結構的門電路集電極開路（Open Collector）門電路， 簡稱OC門。 OC門可以實現(xiàn)“線與”。 第3章 集 成 邏 輯 門 V3IUCCUCCV4V5V4V2V5圖3.2.9 兩個普通TTL門輸出端不能直接并聯(lián)第3章 集 成 邏 輯 門 1 1 電路結構電路結構集電極開路與非門的電路結構和邏輯符號見圖3.2.10，其輸出管V5的集電極是開路懸空狀的，要使集電極開路門正常工作， 必須在輸出端外接集電極負載電阻RL（又稱上拉電阻）和正電源UCC，見圖3.2.11（a）; 當幾個集電極開路門線與輸出時， 可以共用一個集電極負載電阻RL和電源UCC，見圖3.2.11（b）。

21、 第3章 集 成 邏 輯 門 圖3.2.10 集電極開路與非門（a） 電路; （b） 邏輯符號 FABV5UCC(a)UoUiABF(b)&第3章 集 成 邏 輯 門 從圖3.2.10（a）和圖3.2.11（a）可以看到，當輸入端全部為高電平時，輸出管V5飽和，輸出低電平0.3 V;當有低電平輸入時，輸出管V5截止，由于此時流過RL的電流為零，因此，輸出的高電平為UCC。顯然，選擇不同的外接電源電壓UCC，將得到不同的高電平輸出。因此，集電極開路門電路除了可以實現(xiàn)“線與”外，還可以實現(xiàn)電平移動。 第3章 集 成 邏 輯 門 圖3.2.11 集電極開路門的正確使用（a） 一個OC門; （

22、b） OC門線與 (b)(a)AB UCCRLABCD UCCRLABF CDABF &第3章 集 成 邏 輯 門 2負載電阻負載電阻RL的選擇的選擇 當電源電壓選定后，還需要確定外接電阻RL的大小。選擇外接負載電阻RL的原則是：要保證OC門的輸出高電平不低于UOHmin; 輸出低電平不高于UOHmin，且門電路不被燒毀。 若有n個集電極開路與非門線與輸出去驅(qū)動m個一般TTL與非門，則當n個OC門的輸出為高電平時，線與結果為高電平，如圖3.2.12（a）所示?？傻?LIHOHCCOH)(RmInIUU式中，IOH為OC門輸出管V5截止時的漏電流，IIH為被驅(qū)動門的輸入漏電流，兩參數(shù)均可

23、由手冊查得。 第3章 集 成 邏 輯 門 為保證輸出高電平不低于規(guī)定的UOHmin值，則要求RL取值不能太大，即 OHminIHOHCC)(URmInIUL則有RL的最大值RLmax為IHOHOHminCCmaxLmInIUUR當OC門線與輸出為低電平時，從最不利的情況考慮，設只有一個OC門導通輸出低電平，其他OC門都截止而輸出高電平，如圖3.2.12（b）所示。 可得 LILOLCCOL)(RmIIUU第3章 集 成 邏 輯 門 圖3.2.12 OC門計算負載電阻RL的兩種工作情況（a） OC門輸出高電平時; （b） OC門之一輸出為低電平時 UCCRLIRLIIHIOHIIHIOHUOHU

24、OHmn(a)UCCRLIRLIILIOLIILUOHUOLmn(b)&第3章 集 成 邏 輯 門 這時，RL值不能選得太小，應能保證在所有的負載電流全部灌入導通的OC門時，線與輸出低電平仍能低于規(guī)定的UOLmax， 并避免導通的OC門被燒毀，即 OLmaxLILOLCC)(URmIIU若把IOLmax表示為OC門允許的最大負載電流。則RL的最小值RLmin為 ILOLmaxmaxOLCCLminmIIUUR 在實際運用中，外接電阻RL的值應取在RLmin和RLmax兩者之間，即 RLminRLRLmax第3章 集 成 邏 輯 門 【例3.2.1】 圖3.2.13為用74LS03(2輸

25、入四正與非OC門)中的2輸入集電極開路四與非門作“線與”連接，驅(qū)動74LS10中的3輸入三與非門的電路。請選擇合適的RL。 解解 由圖可知：n=4，m=3。 從手冊中可查得參數(shù)：74LS03的IOH=100 A，IOLmax=8 mA， 74LS10的IIH=20A，IIL=0.4 mA。并且，UOHmin=2.4 V，UOLmax=0.3 V，外接電源電壓UCC=5 V。 6916.8mA.7V4mA4 . 03-8mAV3 . 0V5k6 . 50.46mAV6 . 2A203A1004V4 . 2V5ILOLmaxmaxOLCCLminIHOHminOHCCLmaxmIIUURmInIU

26、UR第3章 集 成 邏 輯 門 可取標稱值RL=1 k。 對于其他類型的集電極開路TTL門電路，無論它實現(xiàn)的邏輯功能是什么，只要其輸出級的三極管集電極是開路的，就都允許接成線與形式，并可按上述RLmax和RLmin的公式?jīng)Q定其外接集電極負載電阻RL的取值范圍。 第3章 集 成 邏 輯 門 圖3.2.13四OC門線與與驅(qū)動三門電路&UCC&RL第3章 集 成 邏 輯 門 3. OC3. OC門的應用門的應用1) 線與實現(xiàn)與或非邏輯將幾個OC門線與，即把輸出端直接并聯(lián)在一起，然后通過一個公共上拉電阻RL接到電源UCC上，就可以實現(xiàn)與或非的邏輯功能。 【例3.2.2】 用OC與非門實

27、現(xiàn)邏輯函數(shù)F=AB+CD+EF, 試畫出邏輯電路圖。 解用OC與非門線與實現(xiàn)。 電路如圖3.2.14所示。 EFCDABEFCDABF第3章 集 成 邏 輯 門 圖3.2.14 OC門線與實現(xiàn)與或非邏輯 UCCRLABCD&EF&EFCDABEFCDABF 第3章 集 成 邏 輯 門 2） 實現(xiàn)電平轉換一般的TTL電路空載輸出的高電平為3.6 V，但在數(shù)字系統(tǒng)的接口（與外部設備相聯(lián)系的電路）有時需要輸出的邏輯高電平更高，則可以使用OC門電路進行電平轉換。 在圖3.2.15所示的電路中，當需要把輸出高電平轉換為10 V時，可將OC門外接的上拉電阻接到10 V電源上。這樣OC門的輸

28、入端電平與一般與非門一致， 而輸出的高電平就可以變?yōu)?0 V。 3) 用作驅(qū)動器可以用OC門來驅(qū)動指示燈、繼電器和脈沖變壓器等。當用于驅(qū)動指示燈時，上拉電阻RL可由指示燈來代替，如電流過大， 可串入一個適當?shù)南蘖麟娮琛?第3章 集 成 邏 輯 門 圖3.2.15 OC門實現(xiàn)電平轉換ABUCC10 VRL&F第3章 集 成 邏 輯 門 3.2.3 3.2.3 三態(tài)門（三態(tài)門（TSTS門）門） 一般的門電路的輸出端只會出現(xiàn)高電平、低電平兩種狀態(tài)， 而三態(tài)門的輸出還可以出現(xiàn)第三種狀態(tài)高阻狀態(tài)（或稱禁止狀態(tài)、開路狀態(tài)）。 1. 1. 電路結構電路結構三態(tài)與非門的電路結構和邏輯符號如圖3.2.1

29、6所示。 第3章 集 成 邏 輯 門 圖3.2.16 三態(tài)輸出與非門（a） 電路結構; （b）、（c）邏輯符號 F(a)AV1 UCCEN1PV6V3V2V4&EN(b)&EN(c)BV5第3章 集 成 邏 輯 門 圖3.2.16（a）所示電路實際上是由一個普通與非門加上一個二極管V6和一個非門所構成的。 當控制端EN為低電平時， 經(jīng)非門反相，使P點為高電平，此時，二極管V6截止，電路相當于普通TTL與非門。因此，實現(xiàn)的邏輯功能是F=B。而當EN為高電平時，通過非門反相后的P點變?yōu)榈碗娖?，它一方面作用于多發(fā)射極管V1，使三極管V2、V5截止，另一方面，通過二極管V6的導通，迫使

30、三極管V3的基極電位箝位在1 V左右，從而使二極管V4截止，由于此時該門電路的V4和V5同時截止，從輸出端F看，對地和對電源均相當于開路，故輸出端呈現(xiàn)高阻狀態(tài)。EN所對應的輸入端是控制端，或稱使能輸入端。EN處的小圓圈表示此端接低電平（EN=0）時為工作狀態(tài)，即實現(xiàn)門電路F=AB的邏輯功能；而EN接高電平時，電路處于高阻（或禁止狀態(tài)。圖3.2.16（b）所示的就是這種控制端低電平有效的三態(tài)輸出與非門的邏輯符號。 第3章 集 成 邏 輯 門 2. 2. 三態(tài)門的應用三態(tài)門的應用1) 總線傳輸三態(tài)門最重要的一個用途是可以實現(xiàn)用同一根導線輪流傳送幾組不同的數(shù)據(jù)，如圖 3.2.17 所示。通常把接收三

31、個或三個以上門的輸出信號的線叫做總線?？偩€是具有控制功能的傳送數(shù)據(jù)的公共通路。 多個三態(tài)門的輸出端可以直接相連，但與OC門線與不同的是，在任何時候至多只能有一個三態(tài)門處于工作狀態(tài)， 不允許兩個或兩個以上三態(tài)門同時工作。 因此， 連在一起的三態(tài)門是分時工作的。這就需要對各個三態(tài)門的使能端EN進行適當控制。當兩個三態(tài)門同時改變工作狀態(tài)時，就應該保證從工作狀態(tài)轉為高阻狀態(tài)的速度要比從高阻狀態(tài)轉為工作狀態(tài)的速度來得快，否則就可能出現(xiàn)兩個三態(tài)門同時工作的狀態(tài)，從而使輸送的狀態(tài)不正常。 第3章 集 成 邏 輯 門 在圖3.2.17所示的總線連接中，若令C1、C2、Cn輪流地接高電平控制信號，那么由多個三態(tài)

32、門輸出的多組數(shù)據(jù)， 就會一個一個輪流地送到總線上，這樣，就實現(xiàn)了一線多用。 這種利用總線傳送數(shù)據(jù)的方法，使三態(tài)門在計算機總線結構中有著極為廣泛的應用。 第3章 集 成 邏 輯 門 圖3.2.17 三態(tài)門用于總線傳輸 &ENA1B1C1&EN&ENMNA2B2C2AnBnCn總線第3章 集 成 邏 輯 門 2) 雙向傳輸利用三態(tài)門實現(xiàn)數(shù)據(jù)的雙向傳輸，如圖3.2.18所示。 當C=0時，門電路1（G1）工作，門電路2（G2）為高阻狀態(tài)， 數(shù)據(jù)由M傳向N; 當C=1時， G1為高阻狀態(tài)，G2工作，數(shù)據(jù)由N傳向M。通過控制端C的控制實現(xiàn)M、N的雙向傳輸。 第3章 集 成 邏 輯

33、 門 圖3.2.18 三態(tài)門用于雙向傳輸 CMNG2G11EN1EN第3章 集 成 邏 輯 門 3.2.4 TTL3.2.4 TTL集成電路系列簡介集成電路系列簡介在各類數(shù)字集成電路中，TTL集成電路是我國和世界上生產(chǎn)歷史最悠久、生產(chǎn)數(shù)量最多、性能價格比較高、 使用最為廣泛的一種集成電路。 隨著各種類型的數(shù)字集成電路的不斷涌現(xiàn)，TTL集成電路自身也經(jīng)歷著結構改進及性能提高的過程。 就工作范圍而言，TTL電路可分為54（軍用）和74（商用）兩大系列，如表3.2.3所示。 54系列與74系列有相同的子系列，功能、編號相同的54系列芯片與74系列芯片的邏輯功能完全相同。 第3章 集 成 邏 輯 門

34、表表3.2.3 54系列與系列與74系列比較系列比較第3章 集 成 邏 輯 門 自1963年， 美國德克薩斯儀器公司將TTL5474標準系列（相當于國產(chǎn)T1000系列）投入市場以后，又相繼開發(fā)了若干子系列， 有為了提高工作速度的5474H（高速）系列（相當于國產(chǎn)T2000系列），5474S（肖特基）系列（相當于國產(chǎn)T3000系列），5474AS（先進肖特基）系列; 及為了降低功耗，而先后開發(fā)的5474L（低功耗）系列，5474LS（低功耗肖特基）系列（相當于國產(chǎn)T4000系列）和5474ALS（先進低功耗肖特基）系列。以上各系列的主要差別在于平均傳輸時間和平均功耗兩個參數(shù)， 其他參數(shù)和外引線排

35、列基本上彼此兼容。 表3.2.4為幾種常用TTL集成電路系列的主要參數(shù)表。 第3章 集 成 邏 輯 門 表表3.2.4 幾種幾種TTL電路系列的主要參數(shù)比較電路系列的主要參數(shù)比較 第3章 集 成 邏 輯 門 3.2.5 TTL3.2.5 TTL集成電路使用中應注意的問題集成電路使用中應注意的問題TTL集成電路的使用比較簡單、方便，但應注意以下幾點： (1) TTL集成電路對電源電壓要求比較嚴格，在配備電源電壓時，一定要精確一點，選用50.25 V。尤其是不能超過5.25 V，以防損壞集成電路。嚴禁顛倒電源極性。 (2) TTL邏輯門由于功耗比較大一些，在需要扇出系數(shù)較大的情況下，一定要考慮它的

36、負載能力和總的功耗，以防驅(qū)動能力下降。 (3) TTL邏輯門在使用時如果有多余的輸入端不用，應妥善解決，以防影響其邏輯功能的實現(xiàn)。 第3章 集 成 邏 輯 門 與門和與非門的多余輸入端的處理方法如下： 懸空, 相當于邏輯高電平， 但通常情況下不這樣處理， 以防止干擾的竄入; 通過一個上拉電阻接至電源正端; 接標準高電平; 與其他信號輸入端并接使用。 或門和或非門的多余輸入端的處理方法如下： 接地; 與其他信號輸入端并接使用。 與或非門中的多余與門不用時， 其輸入端應接地或接低電平。 第3章 集 成 邏 輯 門 3.3 CMOS 門門 電電 路路 3.3.1 CMOS3.3.1 CMOS門電路舉

37、例門電路舉例1 1 CMOSCMOS反相器反相器CMOS反相器即CMOS非門，其電路原理如圖2.6.4所示。圖3.3.1為簡化畫法電路圖。其工作原理在2.6.3節(jié)中已做了介紹。 圖中，在正邏輯約定下的輸入A和輸出F的電平以及VN、VP管的工作狀態(tài)分析如表3.3.1所示。 第3章 集 成 邏 輯 門 圖3.3.1 COMS反相器簡化畫法電路圖 uiUDDVPVNuo第3章 集 成 邏 輯 門 表表3.3.1 工作狀態(tài)分析表工作狀態(tài)分析表 第3章 集 成 邏 輯 門 因此，CMOS反相器處于穩(wěn)態(tài)時，不論是輸出高電平，還是輸出低電平，其VN、VP兩管中必有一管導通而另一管截止， 這種電路結構稱作互補

38、型電路。 互補型電路的特點是靜態(tài)電流近似為零（僅有納安數(shù)量級的漏電流）。其他邏輯功能的CMOS電路也具有這樣的特點，所以CMOS電路的靜態(tài)功耗非常小， 可以低到微瓦以下，這是CMOS電路的一個最顯著的優(yōu)點。 另外，CMOS電路還具有電源電壓的工作范圍比較寬，抗干擾能力較強等特點。 第3章 集 成 邏 輯 門 2. CMOS2. CMOS與非門與非門2輸入CMOS與非門電路原理如圖3.3.2所示。當輸入A、B中只要有一個為低電平，就會使與之相連的NMOS管截止、 PMOS管導通，輸出F即為高電平。只有當A、B全為高電平時， 電路中的NMOS管（VN1、VN2）都導通，PMOS管（VP1、VP2）

39、都截止，輸出F為低電平。輸入A、B和輸出F的電平以及各管工作狀態(tài)如表3.3.2所示。電路的邏輯函數(shù)表達式為F=AB。 第3章 集 成 邏 輯 門 圖3.3.2 2輸入 CMOS與非門 VN1VN2VP2VP1BAUDDF第3章 集 成 邏 輯 門 表表3.3.2 工作狀態(tài)分析表工作狀態(tài)分析表 第3章 集 成 邏 輯 門 3. CMOS3. CMOS或非門或非門2輸入CMOS或非門電路原理如圖3.3.3所示。當輸入A、B中只要有一個為高電平，就會使與之相連的NMOS管導通、PMOS管截止，輸出F即為低電平。只有當A、B全為低電平時，電路中的NMOS管（VN1、VN2）都截止，PMOS管（VP1、

40、VP2）都導通， 輸出F為高電平。輸入A、B和輸出F的電平以及各管工作狀態(tài)如表3.3.3所示。電路的邏輯函數(shù)表達式為F=A+B。 第3章 集 成 邏 輯 門 圖3.3.3 2輸入 CMOS或非門 VN2VP2VP1BA UDDFVN1第3章 集 成 邏 輯 門 表表3.3.3 工作狀態(tài)分析表工作狀態(tài)分析表 第3章 集 成 邏 輯 門 4. CMOS4. CMOS傳輸門傳輸門CMOS傳輸門是CMOS邏輯電路的一種基本單元電路，在很多電路中都用到，有必要單獨予以介紹。 CMOS傳輸門是一種傳輸信號的可控開關電路。圖3.3.4所示為其電路及邏輯符號。它將NMOS管V和PMOS管V2的源極和漏極分別連

41、在一起，作為傳輸門的輸入端和輸出端。在兩管的柵極上，加上互補的控制信號C和C，C的高電平UCHUDD、低電平UCL0 V。NMOS管和PMOS管的開啟電壓絕對值小于UDD/2。 第3章 集 成 邏 輯 門 圖3.3.4 CMOS傳輸門（a） 電路; （b） 邏輯符號 V2CTGCuiuoC UDDuoCV1ui(a)(b)D第3章 集 成 邏 輯 門 當C=1（C=0）時，若輸入信號ui接近于UCH，則UGSN0 V、 UGSP-UCH，故V2導通，V1截止; 如果ui接近于0 V，則V1導通， V2截止; 如果ui接近于UCH/2， 則V1 、V2同時導通。 所以， 這時總有管子處于導通狀態(tài)

42、， 導通電阻約幾百歐姆， 就相當于一個開關接通一樣。 反之，當C=0（C=1）時，只要ui在0UDD之間，則V1、V2都截止， 這時截止電阻很高，可大于109歐姆，僅有皮安數(shù)量級的漏電流通過，相當于開關斷開一樣。由于MOS管的結構是對稱的，即源極和漏極可互換使用， 因此傳輸門的輸入端和輸出端也可以互換。故CMOS傳輸門具有雙向性， 也稱雙向傳輸開關。 第3章 集 成 邏 輯 門 圖3.3.5 CMOS雙向模擬開關 TGCui1Cuo第3章 集 成 邏 輯 門 利用CMOS傳輸門和非門可構成雙向模擬開關，如圖3.3.5所示。當C=1時，模擬開關導通; 當C=0時，模擬開關截止， 輸出和輸入之間斷

43、開。另外，傳輸門和邏輯門組合在一起， 還可以構成各種其他CMOS電路，例如觸發(fā)器、計數(shù)器、移位寄存器、微處理器及存儲器等。圖3.3.6為由CMOS反相器和傳輸門構成的CMOS三態(tài)門。 第3章 集 成 邏 輯 門 圖3.3.6 CMOS三態(tài)門（a） 電路; (b) 邏輯符號 TGUDDAF1VPVN(a)1ENAENF(b)EN第3章 集 成 邏 輯 門 3.3.2 CMOS3.3.2 CMOS集成電路系列簡介集成電路系列簡介1968年，美國RCA公司率先將CMOS電路商品化，推出4000系列。 該系列電路主要優(yōu)點是微功耗和高抗干擾性，但在工作速度方面與TTL相比還存在一定的差距。4000系列C

44、MOS門電路的工作范圍一般也有兩種，主要區(qū)別于邏輯電路的外封裝工藝。 CD4000A系列的工作范圍如表 3.3.4 所示。 表表3.3.4 CD4000A系列工作范圍比較系列工作范圍比較 第3章 集 成 邏 輯 門 19811982年世界各主要集成電路公司相繼開發(fā)了5474HC（高速）系列，其工作速度達到了TTL的水平（工作頻率達50 MHz），而靜態(tài)功耗仍保持4000系列微功耗的特點。高速CMOS包括三個子系列5474HC、5474HCT和5474HCU， 其邏輯功能、引出端排列與相同代號的TTL電路一致。HC系列和HCT系列的輸出有緩沖級， 且具有對稱的特性。HC系列為CMOS工作電平，

45、而HCT系列的T表示與TTL兼容，其工作電源電壓為4.55.5 V， HCU系列的U表示非緩沖， 該系列實際上只有一個產(chǎn)品54HCU0474HCU04。 第3章 集 成 邏 輯 門 3.3.3 CMOS3.3.3 CMOS邏輯電路的保護措施及多余輸入端的處理邏輯電路的保護措施及多余輸入端的處理CMOS電路的輸入端是絕緣柵極，具有很高的輸入阻抗，很容易因靜電感應而被擊穿。雖然在器件的輸入端上設計了保護網(wǎng)絡， 但是由于常用的塑料、普通的織物、不接地的人體表面等都會產(chǎn)生和儲存靜電荷，因此在使用CMOS電路時難免會產(chǎn)生較強的靜電感應。為此，應遵守下列保護措施： （1） 組裝調(diào)測時， 所用儀器儀表、 電

46、路箱/板等都必須可靠接地; 第3章 集 成 邏 輯 門 （2） 焊接時，采用內(nèi)熱式電烙鐵，功率不宜過大，烙鐵必須要有外接地線，以屏蔽交流電場，最好是斷電后再焊接; （3） CMOS電路應在防靜電材料中儲存或運輸; （4） 雖然CMOS電路對電源電壓的要求范圍比較寬，但也不能超出電源電壓的極限，更不能將極性接反，以免燒壞器件; (5) CMOS電路不用的多余輸入端都不能懸空，應以不影響邏輯功能為原則分別接電源、地或與其他使用的輸入端并聯(lián)（可參考TTL多余輸入端的處理）。 接電阻的輸入端為低電平。 第3章 集 成 邏 輯 門 3.4 TTL與與CMOS電路接口電路接口 1. TTL1. TTL輸出

47、驅(qū)動高速輸出驅(qū)動高速CMOSCMOS輸入輸入工作在同一個+5 V電源下，TTL的輸出高、低電平和高速CMOS的輸入高、低電平如表3.4.1所示。 由表可見，兩者的低電平是兼容的，而HC系列的高電平是不兼容的，即TTL的輸出高電平達不到高速CMOS中HC系列的輸入高電平的要求。 第3章 集 成 邏 輯 門 表3.4.1 TTL和高速CMOS輸入、輸出高電平和低電平 第3章 集 成 邏 輯 門 解決的方法有兩種。一種方法是在TTL輸出端至UCC之間接一個上拉電阻R（214 k），如圖 3.4.1（a）所示，以提高 TTL的輸出高電平;若CMOS的電源電壓較高，則TTL電路需采用OC門， 在其輸出端

48、接一上拉電阻，如圖3.4.1（b）所示， 上拉電阻的大小將影響其工作速度。另一種方法是采用專用的接口電路，例如在TTL輸出端和5474HC 輸入端之間接一個5474HCT電平轉換器，如圖3.4.1（c）所示， 5474HCT的輸入、 輸出電平見表3.4.1和表3.4.2， 它與TTL及5474HC均兼容。 第3章 集 成 邏 輯 門 圖3.4.1 TTL驅(qū)動CMOS接口電路（a） 接上拉電阻; （b） 采用OC門; （c） 接電平轉換器 54/74LS輸出54/74HC輸入UCC(5 V)&1AB UCC(5 V)R1UDD(318 V)F(a)(b)R第3章 集 成 邏 輯 門 圖3

49、.4.1 TTL驅(qū)動CMOS接口電路（a） 接上拉電阻; （b） 采用OC門; （c） 接電平轉換器 54/74LS輸出54/74HC輸入54/74HCT 輸入 輸出(c)UCC(5 V)第3章 集 成 邏 輯 門 表表3.4.2 高速高速CMOS和和TTL輸入、輸出高電平和低電平輸入、輸出高電平和低電平 第3章 集 成 邏 輯 門 2. 2. 高速高速CMOSCMOS輸出驅(qū)動輸出驅(qū)動TTLTTL輸入輸入高速CMOS的輸出高、低電平和TTL的輸入高、 低電平如表3.4.2所示。由表可知，高速CMOS的輸出電平同TTL的輸入電平兼容。若CMOS電路的電源電壓為5 V時，則兩者可直接相連， 如圖3.4.2（a）所示;當CMOS