基于FPGA的UART設(shè)計(jì)實(shí)現(xiàn)及其驗(yàn)證方法

1、 電子技術(shù)趙延等:基于FP GA 的UAR T 設(shè)計(jì)實(shí)現(xiàn)及其驗(yàn)證方法基于FPGA 的UART 設(shè)計(jì)實(shí)現(xiàn)及其驗(yàn)證方法趙延, 葛利嘉, 雙濤(重慶通信學(xué)院數(shù)字通信與信號(hào)處理實(shí)驗(yàn)室四川重慶400035摘要:UART 作為RS 232協(xié)議的控制接口得到了廣泛的應(yīng)用, 基于FP GA 實(shí)現(xiàn)的UAR T 、穩(wěn)定。系統(tǒng)結(jié)構(gòu)進(jìn)行了模塊化分解, 使之適應(yīng)自頂向下(Top Down (FSM 實(shí)現(xiàn), 使控制邏輯直觀簡(jiǎn)單, 提高了設(shè)計(jì)效率, UAR T 模塊嵌入FP GA 。關(guān)鍵詞:通用異步收發(fā)器; 串口通信; ; 中圖分類號(hào):文章編號(hào):10042373X (2008 172162203and R ealizati

2、on of UART and Its V erif ication B ased on FPG AZHAO Yan , GE Lijia ,SHUAN G Tao(Digital Communication and Signal Processing Lab. ,Chongqing Communication College ,Chongqing ,400035,China Abstract :UART is used widely as the interface of RS 232,and to design it in FP GA can make system more compact

3、 and stable. The structure of the system is divided in modularization to fit the design method Top 2Down. The core of this system is implemented with Finite State Machine (FSM ,it makes the logic of control brief ness. An experiment of communicating be 2tween UAR T and computer is designed to verifi

4、cate the f unction of this system. And a new method of debugging the FP GA de 2sign by implanting UAR T into it to connect with computer is derived f rom this.K eywords :uniersalasynchronous receiver transmitter ;serial port communication ; FP GA ;finite state machine通用異步收發(fā)器(U niversal Asynchronous

5、Receiv 2er Transmitter ,UA R T 是數(shù)字通信領(lǐng)域流行和廣泛使用的一種接口設(shè)備, 主要用來控制符合RS 2322C 協(xié)議的計(jì)算機(jī)與串行設(shè)備間的通信。普通串行外設(shè)和計(jì)算機(jī)間的通信, 一般使用通用的串行接口芯片, 但是這種接口芯片存在體積較大、接口復(fù)雜以及成本較高的缺點(diǎn), 會(huì)使得硬件設(shè)計(jì)更加復(fù)雜, 并且結(jié)構(gòu)與功能相對(duì)固定, 無法根據(jù)設(shè)計(jì)的需要對(duì)其邏輯控制進(jìn)行靈活的修改。而目前日趨成熟的SOC 技術(shù)則要求將整個(gè)設(shè)計(jì)的功能集成在單片或幾塊芯片當(dāng)中, 因此, 將UAR T 的功能集成在FP GA 芯片當(dāng)中, 可以使整個(gè)系統(tǒng)更為靈活、緊湊, 性能也更加穩(wěn)定1。本文提出了一種使用V

6、 HDL 語言開發(fā)UA R T 的方法, 實(shí)現(xiàn)了FP GA 與計(jì)算機(jī)之間的數(shù)據(jù)通信, 并將其應(yīng)用于FP GA 芯片開發(fā)的功能驗(yàn)證當(dāng)中, 從而衍生出了將UA R T 嵌入到FP GA 芯片, 與計(jì)算機(jī)互聯(lián)的一種直觀的FP GA 設(shè)計(jì)的驗(yàn)證和調(diào)試方法。1UART 通信原理UAR T 采用通用的RS 2322C 串行接口標(biāo)準(zhǔn), 該協(xié)收稿日期:2008201202議的優(yōu)點(diǎn)是使用廣泛, 幾乎所有計(jì)算機(jī)和串行外設(shè)當(dāng)中都置有這種接口, 其傳輸距離可達(dá)15m , 并且實(shí)現(xiàn)較簡(jiǎn)單, 用于雙向連接時(shí)最少只需要2條導(dǎo)線即可實(shí)現(xiàn)基本通信。UAR T 的具體幀格式如圖1所示, 每幀數(shù)據(jù)由開始位、數(shù)據(jù)位、奇偶校驗(yàn)位和停止

7、位四部分依次組成2。其中, 開始位為低電平; 數(shù)據(jù)位長(zhǎng)度為5,6,7,8不等; 奇偶校驗(yàn)的模式有無校驗(yàn)、奇校驗(yàn)、偶校驗(yàn)、粘附校驗(yàn)1和粘附校驗(yàn)0; 停止位為高電平, 具體長(zhǎng)度為1位、1. 5位和2位不等, 這些選項(xiàng)都通過UA R T 內(nèi)部的線性控制寄存器來確定。當(dāng)沒有數(shù)據(jù)發(fā)送時(shí), 發(fā)送和接收引腳都保持高電平 。圖1UAR T 幀格式2UART 的FPG A 實(shí)現(xiàn)本實(shí)現(xiàn)中, UA R T 主要包括接收模塊、發(fā)送模塊、MODEM 控制器和中斷仲裁4個(gè)部分。它們的具體功能如下:接收模塊具體作用是接收從串行數(shù)據(jù)輸入端口162 現(xiàn)代電子技術(shù)2008年第17期總第280期SIN 送來的異步數(shù)據(jù), 并進(jìn)行串/

8、并轉(zhuǎn)換, 此外, 接收模 電子技術(shù)應(yīng)用統(tǒng)復(fù)位時(shí), 狀態(tài)機(jī)進(jìn)入idle 狀態(tài), 等待開始位,SIN 由高電平變?yōu)榈碗娖讲⒈淮_認(rèn)為有效的開始位后, 狀態(tài)機(jī)進(jìn)入shift 狀態(tài); shift 狀態(tài)中, 接收模塊為每一個(gè)數(shù)據(jù)比特移入等待16個(gè)內(nèi)部時(shí)鐘周期, 接收完一幀數(shù)據(jù)后, 若奇偶校驗(yàn)使能有效, 跳轉(zhuǎn)到parity 狀態(tài), 否則, 進(jìn)入stop 狀態(tài); 在parity 狀態(tài)中對(duì)奇偶校驗(yàn)比特進(jìn)行采樣, 狀態(tài)機(jī)將跳轉(zhuǎn)到stop 狀態(tài); 狀態(tài)機(jī)進(jìn)入stop 狀態(tài)后, 等待16, 而塊還包含模塊控制和模塊狀態(tài)配置功能, 用來設(shè)置接收數(shù)據(jù)幀的屬性以及向中斷仲裁模塊輸出狀態(tài)信號(hào);發(fā)送模塊其作用是對(duì)從CPU 送來

9、的并行數(shù)據(jù)進(jìn)行并/串轉(zhuǎn)換, 將串行數(shù)據(jù)從SOU T 輸出到串口, 同接收模塊相同, 該模塊也包含模塊控制和模塊狀態(tài)配置功能;中斷仲裁模塊其作用是用來實(shí)現(xiàn)外部接口對(duì)內(nèi)部寄存器的操作以及中斷信號(hào)的仲裁操作, 在UAR T 的工作過程中, 發(fā)送和接收模塊的狀態(tài)信號(hào)都送入該模塊的線性狀態(tài)寄存器中, 的中斷信號(hào), 指示與UAR T 的讀寫操作;MOD EM 模塊器或者其他的UA R T 設(shè)備進(jìn)行通信3。2. 1接收模塊在接收的過程中, 由于串行數(shù)據(jù)幀異步于接收時(shí)鐘, 因此, 當(dāng)檢測(cè)到SIN 由高電平到低電平的變化將被認(rèn)為是一幀數(shù)據(jù)的開始位。為避免由于噪聲引起的錯(cuò)誤數(shù)據(jù), 本設(shè)計(jì)中實(shí)現(xiàn)了錯(cuò)誤開始位檢測(cè)功能

10、, 即要求開始位必須在收發(fā)波特率時(shí)鐘的50%以上為低電平。由于我們采用的內(nèi)部時(shí)鐘其頻率是波特率時(shí)鐘的16倍, 因此開始位至少在8個(gè)內(nèi)部時(shí)鐘周期內(nèi)為低電2. , 當(dāng)發(fā)送數(shù)據(jù)裝載到發(fā)送保持寄存器, 串行數(shù)據(jù)將自動(dòng)使能從而進(jìn)行數(shù)據(jù)傳輸。首先一個(gè)開始位被發(fā)送出去, 同時(shí)發(fā)送數(shù)據(jù)由發(fā)送保持寄存器裝載到發(fā)送移位寄存器中, 而將數(shù)據(jù)以波特率時(shí)鐘逐位發(fā)送出去, 并按照線性控制寄存器的要求加上奇偶校驗(yàn)位和停止位。其時(shí)鐘、幀結(jié)構(gòu)配置和工作過程與接收模塊類似, 因此, 發(fā)送模塊也可以通過相似的狀態(tài)機(jī)實(shí)現(xiàn)。2. 3中斷仲裁模塊UA R T 的中斷分為4個(gè)等級(jí), 其對(duì)應(yīng)的中斷事件為:接收模塊線性狀態(tài)、接收數(shù)據(jù)準(zhǔn)備就緒、

11、發(fā)送保持寄存器空和MOD EM 狀態(tài), 它們記錄在中斷識(shí)別寄存器中。UA R T 通過讀取中斷識(shí)別寄存器檢測(cè)所有的中斷信號(hào), 然后指明優(yōu)先級(jí)最高的中斷給外部接口。該模塊使用狀態(tài)機(jī)實(shí)現(xiàn)時(shí), 共分為5個(gè)狀態(tài), 其中4個(gè)等級(jí)的中斷各為一個(gè)狀態(tài), 外加一個(gè)空閑狀態(tài), 根據(jù)每次讀取中段識(shí)別寄存器的結(jié)果確定應(yīng)進(jìn)入哪一狀態(tài), 從而保證了各級(jí)中斷依次被響應(yīng)。2. 4MODEM 控制器模塊平才被認(rèn)為有效。一旦開始位被確認(rèn), 后面的數(shù)據(jù)比特和校驗(yàn)比特將會(huì)每16個(gè)內(nèi)部時(shí)鐘周期采樣一次。接收模塊包括一個(gè)數(shù)據(jù)緩沖寄存器和一個(gè)接收移位寄存器。當(dāng)檢測(cè)到開始位有效時(shí), 其后的數(shù)據(jù)比特將會(huì)依次存入數(shù)據(jù)移位寄存器, 根據(jù)數(shù)據(jù)幀的

12、配置, 當(dāng)接收完所有數(shù)據(jù)比特后會(huì)根據(jù)奇偶校驗(yàn)是否被使能來判斷下一步進(jìn)行校驗(yàn)或停止接收, 等待外部設(shè)備讀取接收到的數(shù)據(jù)。整個(gè)過程可通過狀態(tài)機(jī)方便的實(shí)現(xiàn), 狀態(tài)轉(zhuǎn)移圖如圖2所示 。在UA R T 中,MOD EM 控制器模塊的作用是用來和外部的調(diào)制解調(diào)器或者其他的UAR T 設(shè)備進(jìn)行通信, 它主要通過MOD EM 控制器和MODEM 狀態(tài)寄存器來進(jìn)行具體操作。MODEM 控制器用來控制D TRn (Data Terminal Ready 和R TSn (Request To Send 的輸出狀態(tài)。DCDn (Data Carrier Detect 、C TSn (Clear To Send 、DS

13、Rn (Data Set Ready 和RIn (Ring Indica 2tor 的線性狀態(tài)由MOD EM 控制模塊來監(jiān)控, 同時(shí)存儲(chǔ)于MODEM 狀態(tài)寄存器中。3基于UART 的FPG A 設(shè)計(jì)驗(yàn)證方法圖2接收模塊狀態(tài)機(jī)狀態(tài)轉(zhuǎn)移圖對(duì)于大多數(shù)FP GA 設(shè)計(jì)來講,UAR T 也可以作為設(shè)計(jì)模塊與PC 的接口嵌入到FP GA 芯片當(dāng)中, 通過RS 232接口連接到計(jì)算機(jī), 使用相關(guān)的串口調(diào)試軟件即可在計(jì)算機(jī)上對(duì)FP GA 進(jìn)行數(shù)據(jù)的輸入, 并且在顯示器上直接觀察到其輸出的結(jié)果, 這樣就衍生出一種針對(duì)FP GA 設(shè)計(jì)功能驗(yàn)證的直觀有效的方法, 即基于163由圖2不難看出, 接收模塊的狀態(tài)機(jī)包含4

14、個(gè)狀態(tài):空閑狀態(tài)(idle 、移位狀態(tài)(shift 、奇偶校驗(yàn)狀態(tài)(parity 和停止位狀態(tài)(stop 。其工作過程如下:當(dāng)系 電子技術(shù)趙延等:基于FP GA 的UAR T 設(shè)計(jì)實(shí)現(xiàn)及其驗(yàn)證方法將輸入數(shù)據(jù)110101010101110101111111011001通過計(jì)算機(jī)發(fā)送到UAR T , 按照每幀8b 的要求將UA R T 與串口調(diào)試軟件的功能驗(yàn)證方法。該方法的關(guān)鍵在于如何將UA R T 嵌入待驗(yàn)證的模塊, 本文以卷積編碼加交織模塊為例, 詳細(xì)介紹其與UAR T 的連接方法, 連接示意圖如圖3所示 。該26b 的數(shù)據(jù)補(bǔ)0至32位, 得到數(shù)據(jù)11010101010111010111111

15、1011001000000, 轉(zhuǎn)換成16進(jìn)制為D55D7F40, 寫入FP GA 進(jìn)行編碼交織再經(jīng)由UAR T 傳回計(jì)算機(jī)得數(shù)據(jù)0D 0E 060B 000C 0C 09030C 040C 0D , 如圖4所示。每8位數(shù)據(jù)取后4位得D E 6B 0C C 93C 4C D , 1101111001101011010011001101。通過, (2,1,7 卷積編圖3UAR T (。同時(shí)該實(shí)驗(yàn)也驗(yàn)UA R T 在實(shí)際應(yīng)用中的效果 。在本方案中, 26b 數(shù)據(jù), 通過串口調(diào)試軟件和UAR T 發(fā)送到FP GA 芯片, 經(jīng)碼率為1/2的卷積編碼后得到52b 數(shù)據(jù)進(jìn)行交織, 交織后的數(shù)據(jù)分為4b 一組

16、送到UAR T 發(fā)送模塊, 經(jīng)UAR T 通過串口發(fā)送到計(jì)算機(jī)上, 最終在屏幕上看到編碼和交織的結(jié)果。卷積編碼模塊采用Xilinx 的IP 核實(shí)現(xiàn), 該模塊要求串行輸入, 而UAR T 接收模塊的輸出為8位并行數(shù)據(jù), 故在他們之間加上并串轉(zhuǎn)換模塊。隨著每一次并行數(shù)據(jù)的寫入, 并串轉(zhuǎn)換模塊會(huì)接收到一個(gè)寫入的指示信號(hào), 同時(shí)開始順序輸出8位串行數(shù)據(jù)到卷積編碼模塊。卷積編碼器的輸出是2位并行數(shù)據(jù), 由于先前的接收模塊及串并轉(zhuǎn)換模塊每次處理8b 數(shù)據(jù)的關(guān)系, 故可以認(rèn)為卷積編碼器每次連續(xù)輸出8個(gè)2位并行數(shù)據(jù), 而我們的系統(tǒng)要求每26個(gè)輸入比特進(jìn)行一次卷積編碼和交織, 所以在編碼和交織之間連接一個(gè)FIF

17、O 作為數(shù)據(jù)緩沖, 累計(jì)到26b 數(shù)據(jù)后輸出一次, 同時(shí)設(shè)置其輸入為2b 并行, 輸出為串行, 即實(shí)現(xiàn)了并串轉(zhuǎn)換的功能, 滿足4結(jié)語圖4實(shí)驗(yàn)結(jié)果使用FPG A 實(shí)現(xiàn)UART 模塊的功能, 可以減小系統(tǒng)面積, 降低功耗, 同時(shí)使得設(shè)計(jì)更加緊湊和穩(wěn)定。本文使用V HDL 語言在X ilinx 公司FPGA 芯片Vertax II Pro 上實(shí)現(xiàn)了標(biāo)準(zhǔn)UART 模塊并加以驗(yàn)證4, 在某些具體應(yīng)用中, 也可以將本實(shí)現(xiàn)中的發(fā)送和接收模塊單獨(dú)使用, 進(jìn)一步體現(xiàn)了FPG A 設(shè)計(jì)的靈活性。此外, 本設(shè)計(jì)的驗(yàn)證方案也能夠用來驗(yàn)證FPG A 設(shè)計(jì)的功能, 只要將UART 集成在需要驗(yàn)證的模塊上, 就可以通過連接

18、開發(fā)系統(tǒng)與計(jì)算機(jī), 在PC 終端方便地觀察系統(tǒng)的輸入和輸出, 為FPG A 設(shè)計(jì)的功能驗(yàn)證提出了新的方法。參考文獻(xiàn)1姜寧, 范多旺. 基于FP GA/CPLD 的通用異步通信接口UAR T 的設(shè)計(jì)J.信息技術(shù)與信息化,2006(1 :86287. 2黃智偉. FP GA 系統(tǒng)設(shè)計(jì)與實(shí)踐M .北京:電子工業(yè)出版了交織器串行數(shù)據(jù)輸入的要求。最后發(fā)送回計(jì)算機(jī)的數(shù)據(jù)為52b , 所以對(duì)UA R T 發(fā)送模塊作了簡(jiǎn)單的修改, 使其每次發(fā)送4b 數(shù)據(jù), 這樣就可以將52b 分13次發(fā)完, 同時(shí)為了實(shí)現(xiàn)交織器輸出的連續(xù)數(shù)據(jù)與UAR T 的銜接, 我們?cè)诖颂幵偌右粋€(gè)FIFO 作為緩沖以及串并轉(zhuǎn)換, 將輸入的串行數(shù)據(jù)變?yōu)?b 并行數(shù)據(jù)逐次發(fā)送。這些模塊的工作都由一些控制信號(hào)來指示, 所以本例中采用了一個(gè)自己編寫的控制信號(hào)模塊來生成這些指示信號(hào), 比如每次UAR T 接收到數(shù)據(jù)后即產(chǎn)生一個(gè)寫入信號(hào)