任務(wù)4 認識時序邏輯電路

1、任務(wù)任務(wù)4 數(shù)字鐘計時電路的設(shè)計與制作數(shù)字鐘計時電路的設(shè)計與制作認識時序邏輯電路認識時序邏輯電路教學(xué)目錄教學(xué)目錄4.1 時序邏輯電路的分析時序邏輯電路的分析4.1.1 時序邏輯電路概述時序邏輯電路概述 1.時序邏輯電路結(jié)構(gòu)特點時序邏輯電路結(jié)構(gòu)特點 輸出方程：輸出方程： ),(nQXFY ),(nQXGZ 驅(qū)動方程：驅(qū)動方程： 狀態(tài)方程：狀態(tài)方程： ),(1nnQXHQ注意注意: 不是每一個時序邏輯電路都有如圖所示的完整不是每一個時序邏輯電路都有如圖所示的完整形式，有些可能沒有組合邏輯電路部分或者沒有輸形式，有些可能沒有組合邏輯電路部分或者沒有輸入變量，但必須有入變量，但必須有觸發(fā)器。觸發(fā)器。4

2、.1 時序邏輯電路的分析時序邏輯電路的分析4.1.1 時序邏輯電路概述時序邏輯電路概述 2.時序邏輯電路的分類時序邏輯電路的分類 根據(jù)觸發(fā)器狀態(tài)更新與時鐘脈沖根據(jù)觸發(fā)器狀態(tài)更新與時鐘脈沖CP是否同步，可以將時序是否同步，可以將時序邏輯電路分為邏輯電路分為同步時序邏輯電路同步時序邏輯電路和和異步時序邏輯電路異步時序邏輯電路兩大類。兩大類。 在同步時序邏輯電路中，所有觸發(fā)器的狀態(tài)在同一時鐘脈在同步時序邏輯電路中，所有觸發(fā)器的狀態(tài)在同一時鐘脈沖沖 CP的協(xié)調(diào)控制下同步變化。的協(xié)調(diào)控制下同步變化。 在異步時序邏輯電路中，只有部分觸發(fā)器的時鐘輸入端與在異步時序邏輯電路中，只有部分觸發(fā)器的時鐘輸入端與系統(tǒng)

3、時鐘脈沖源系統(tǒng)時鐘脈沖源CP相連，這部分觸發(fā)器狀態(tài)的變化與系統(tǒng)時相連，這部分觸發(fā)器狀態(tài)的變化與系統(tǒng)時鐘脈沖同步，而其他觸發(fā)器狀態(tài)的變化往往滯后于這部分觸鐘脈沖同步，而其他觸發(fā)器狀態(tài)的變化往往滯后于這部分觸發(fā)器。發(fā)器。 同步時序邏輯電路的工作速度明顯高于異步電路，但電路同步時序邏輯電路的工作速度明顯高于異步電路，但電路復(fù)雜。復(fù)雜。4.1 時序邏輯電路的分析時序邏輯電路的分析4.1.2 時序邏輯電路分析的一般步驟時序邏輯電路分析的一般步驟時序邏輯電路的分析是根據(jù)已知的邏輯電路圖，找出電路狀態(tài)時序邏輯電路的分析是根據(jù)已知的邏輯電路圖，找出電路狀態(tài)和輸出信號在輸入信號和時鐘脈沖信號作用下的變化規(guī)律，確

4、和輸出信號在輸入信號和時鐘脈沖信號作用下的變化規(guī)律，確定電路的邏輯功能。定電路的邏輯功能。對時序邏輯電路進行分析的一般步驟是：列寫電路方程對時序邏輯電路進行分析的一般步驟是：列寫電路方程列狀列狀態(tài)轉(zhuǎn)換表態(tài)轉(zhuǎn)換表說明電路的邏輯功能說明電路的邏輯功能畫出狀態(tài)轉(zhuǎn)換圖和時序圖。畫出狀態(tài)轉(zhuǎn)換圖和時序圖?！纠纠?-1】分析圖示電路的邏輯功能，畫出狀態(tài)轉(zhuǎn)換圖和時序圖。】分析圖示電路的邏輯功能，畫出狀態(tài)轉(zhuǎn)換圖和時序圖。4.1 時序邏輯電路的分析時序邏輯電路的分析4.1.2 時序邏輯電路分析的一般步驟時序邏輯電路分析的一般步驟解：解：1.寫出電路方程寫出電路方程(1)輸出方程輸出方程:21nnYQ Q(2)驅(qū)

5、動方程驅(qū)動方程:020210102121, , , nnnnnnJQKQJQKQJQKQ(3)各觸發(fā)器狀態(tài)方程各觸發(fā)器狀態(tài)方程:100000202021111110101012222212121nnnnnnnnnnnnnnnnnnnnnnnnQJ QK QQ QQ QQQJ QK QQ QQ QQQJ QK QQ QQ QQ4.1 時序邏輯電路的分析時序邏輯電路的分析4.1.2 時序邏輯電路分析的一般步驟時序邏輯電路分析的一般步驟2.列狀態(tài)轉(zhuǎn)換表列狀態(tài)轉(zhuǎn)換表現(xiàn)現(xiàn) 態(tài)態(tài)次次 態(tài)態(tài)輸輸 出出0 0 00 0 10 1 11 1 11 1 01 0 00 0 10 1 11 1 11 1 01 0

6、00 0 00000010 1 01 0 11 0 10 1 0012nQ1nQ0nQ12nQ11nQ10nQY21nnYQ QnnQQ210nnQQ011nnQQ112表表4-1 例例4-1的列狀態(tài)轉(zhuǎn)換表的列狀態(tài)轉(zhuǎn)換表3.邏輯功能說明邏輯功能說明電路在輸入第六個電路在輸入第六個CP后，返回到原來的狀態(tài)，同時輸出端后，返回到原來的狀態(tài)，同時輸出端Y輸輸出一個進位信號，因此，電路為一個同步六進制加法計數(shù)器。出一個進位信號，因此，電路為一個同步六進制加法計數(shù)器。4.畫狀態(tài)轉(zhuǎn)換圖和時序圖畫狀態(tài)轉(zhuǎn)換圖和時序圖4.1 時序邏輯電路的分析時序邏輯電路的分析4.1.2 時序邏輯電路分析的一般步驟時序邏輯電路

7、分析的一般步驟當(dāng)電路處于當(dāng)電路處于010或或101狀態(tài)時，在狀態(tài)時，在CP脈脈沖作用下，這兩個沖作用下，這兩個狀態(tài)之間交替循環(huán)狀態(tài)之間交替循環(huán)變換，不能進入有變換，不能進入有效循環(huán)，所以效循環(huán)，所以該電該電路沒有自啟動能力路沒有自啟動能力。4.2 寄存器寄存器4.2.1 數(shù)碼寄存器數(shù)碼寄存器功能功能 接收、存放、傳送數(shù)據(jù)接收、存放、傳送數(shù)據(jù)組成組成 觸發(fā)器和門電路觸發(fā)器和門電路 一個觸發(fā)器就是一個最簡單的寄存器，能存放一個觸發(fā)器就是一個最簡單的寄存器，能存放1位二進制代碼，位二進制代碼，n個觸發(fā)器能存?zhèn)€觸發(fā)器能存n位二進制代碼。位二進制代碼。分類：分類： 寄存器寄存器數(shù)碼寄存器數(shù)碼寄存器移位寄

8、存器移位寄存器多位多位D型型觸發(fā)器觸發(fā)器鎖存器鎖存器寄存器陣列寄存器陣列單向移位單向移位寄存器寄存器雙向移位雙向移位寄存器寄存器4.2 寄存器寄存器4.2.1 數(shù)碼寄存器數(shù)碼寄存器并行輸入數(shù)據(jù)并行輸入數(shù)據(jù)并行輸出數(shù)據(jù)并行輸出數(shù)據(jù)數(shù)據(jù)傳遞數(shù)據(jù)傳遞 / 置數(shù)置數(shù)在在CP的上升沿時刻的上升沿時刻Q0 Q1 Q2 Q3 = D0D1D2D3n+1n+1n+1n+11Q1Q1DD01DD11Q1DD21Q1DD3CPC1C1C1C1Q0Q1Q2Q34.2 寄存器寄存器4.2.1 數(shù)碼寄存器數(shù)碼寄存器集成數(shù)碼寄存器種類較多，常見的有集成數(shù)碼寄存器種類較多，常見的有4D觸發(fā)器觸發(fā)器(如如74LS175)、6

9、D觸發(fā)器觸發(fā)器(如如74LS174)、8D觸發(fā)器觸發(fā)器(如如74LS374、74LS377)等。等。數(shù)碼寄存器還可以由鎖存器構(gòu)成，鎖存器與觸發(fā)器的區(qū)別數(shù)碼寄存器還可以由鎖存器構(gòu)成，鎖存器與觸發(fā)器的區(qū)別是：其送數(shù)脈沖為一使能信號是：其送數(shù)脈沖為一使能信號,當(dāng)使能信號到來時，輸出跟當(dāng)使能信號到來時，輸出跟隨輸入數(shù)碼的變化而變化；當(dāng)使能信號結(jié)束時，輸出保持使隨輸入數(shù)碼的變化而變化；當(dāng)使能信號結(jié)束時，輸出保持使能信號跳變時的狀態(tài)不變能信號跳變時的狀態(tài)不變。由鎖存器組成的寄存器，常見的。由鎖存器組成的寄存器，常見的有有8 D鎖存器鎖存器(如如74LS373)。4.2 寄存器寄存器4.2.2 移位寄存器移

10、位寄存器 移位寄存器除了具有存儲代碼的功能以外，還具有移位寄存器除了具有存儲代碼的功能以外，還具有移位功能。所謂移位功能，是指寄存器里存放的代碼移位功能。所謂移位功能，是指寄存器里存放的代碼能在移位脈沖的作用下依次能在移位脈沖的作用下依次左移左移或或右移右移。 關(guān)于左移關(guān)于左移 右移：右移： 一般規(guī)定一般規(guī)定右移是向高位移右移是向高位移(即數(shù)碼先移入最低位即數(shù)碼先移入最低位)，左移是向低位移左移是向低位移(即數(shù)碼先移入最高位即數(shù)碼先移入最高位)，而不管看，而不管看上去的方向如何。上去的方向如何。右移：右移：Q0 Q3 (0 to 3 的移位的移位)；左移：左移：Q3Q0 (3 to 0 的移位

11、的移位)。(1)右移寄存器右移寄存器1.單向移位寄存器單向移位寄存器 高位高位 低位低位 原數(shù)據(jù)原數(shù)據(jù) 1 0 0 1 右移：右移： 串出串出 1 0 0 1 X 串入串入左移：左移： 串入串入 X 1 0 0 1 串出串出4.2 寄存器寄存器4.2.2 移位寄存器移位寄存器(1)右移寄存器右移寄存器1.單向移位寄存器單向移位寄存器(3) 驅(qū)動方程驅(qū)動方程(4) 狀態(tài)方程狀態(tài)方程Q0 = D0n+1D0= DR , D1= Q0 , D2= Q1, D3= Q2nnn, Q1 = Q0n+1n, Q2 = Q1n+1n, Q3 = Q2n+1n(2) 輸出方程輸出方程Qi = Din+1(1)

12、 時鐘方程時鐘方程CP3= CP2= CP1= CP0= CP( i = 0, 1, 2, 3 )4.2.2 移位寄存器移位寄存器(1)右移寄存器右移寄存器1.單向移位寄存器單向移位寄存器0DRQ0101Q1Q2Q3111001CP123400001000000000DR=10114.2.2 移位寄存器移位寄存器(1)右移寄存器右移寄存器1.單向移位寄存器單向移位寄存器移位脈沖移位脈沖CP輸入數(shù)據(jù)輸入數(shù)據(jù)DiQ0 Q1 Q2 Q301234010110 0 0 01 0 0 00 1 0 01 0 1 01 1 0 1并行輸出并行輸出1 1 0 14.2.2 移位寄存器移位寄存器串入串入/并出

13、（串出）移位寄存器并出（串出）移位寄存器(1)右移寄存器右移寄存器1.單向移位寄存器單向移位寄存器4.2.2 移位寄存器移位寄存器 圖圖4-8 右移寄存器中數(shù)碼移動過程時序圖右移寄存器中數(shù)碼移動過程時序圖(1)右移寄存器右移寄存器1.單向移位寄存器單向移位寄存器4.2.2 移位寄存器移位寄存器圖4-9 串行（并行）輸入/串行輸出移位寄存器(2)左移寄存器左移寄存器1.單向移位寄存器單向移位寄存器4.2.2 移位寄存器移位寄存器圖4-10 由D 觸發(fā)器組成的4位左移寄存器(3)集成單向移位寄存器集成單向移位寄存器1.單向移位寄存器單向移位寄存器4.2.2 移位寄存器移位寄存器1)74LS164：

14、串行輸入串行輸入/并行輸出并行輸出8位移位寄存器位移位寄存器圖4-11 發(fā)光二極管循環(huán)點亮電路74LS164有兩個可有兩個可控串行數(shù)據(jù)輸入端控串行數(shù)據(jù)輸入端A和和B，當(dāng)，當(dāng)A或或B任任意一個為意一個為0時，在時，在CP上升沿作用下上升沿作用下Q0n+1 =0；當(dāng)當(dāng)A或或B中有一個為高電平中有一個為高電平時，允許另一個串時，允許另一個串行輸入數(shù)據(jù)，并在行輸入數(shù)據(jù)，并在CP上升沿作用下決上升沿作用下決定定Q0n+1的狀態(tài)。的狀態(tài)。(3)集成單向移位寄存器集成單向移位寄存器1.單向移位寄存器單向移位寄存器4.2.2 移位寄存器移位寄存器2)74LS165：并行：并行(串行串行)輸入輸入/互補互補輸出

15、輸出8位移位寄存器位移位寄存器當(dāng)當(dāng) 時，時，并行數(shù)據(jù)并行數(shù)據(jù)(D0D7)被直接置入寄存器；被直接置入寄存器；當(dāng)當(dāng) 時時，并行置數(shù)，并行置數(shù)功能被禁止。功能被禁止。當(dāng)當(dāng)CP0、CP1中有一個為高電中有一個為高電平時平時，另一個時鐘被禁止。，另一個時鐘被禁止。當(dāng)當(dāng)CP0為低電平并且為低電平并且 時時，則在，則在CP1作用下可以將作用下可以將D0D7的數(shù)據(jù)逐位從的數(shù)據(jù)逐位從Q7端輸端輸出。出。0/LDSH1/LDSH1/LDSH圖4-12 8位并行/串行轉(zhuǎn)換電路右移位寄存器和左移位寄存器的電路結(jié)構(gòu)是基本相同的，若適當(dāng)右移位寄存器和左移位寄存器的電路結(jié)構(gòu)是基本相同的，若適當(dāng)加入一些控制電路和控制信號，

16、就可以將右移位寄存器和左移位加入一些控制電路和控制信號，就可以將右移位寄存器和左移位寄存器合在一起，構(gòu)成雙向移位寄存器。寄存器合在一起，構(gòu)成雙向移位寄存器。2.雙向移位寄存器雙向移位寄存器4.2.2 移位寄存器移位寄存器圖4-13 74LS194的邏輯符號和引腳排列圖2.雙向移位寄存器雙向移位寄存器4.2.2 移位寄存器移位寄存器異步清零異步清零左移送數(shù)端左移送數(shù)端并行數(shù)據(jù)輸入并行數(shù)據(jù)輸入DSR74LS194Q Q0 0Q Q1 1Q Q3 3Q Q2 2D0D1D3D2DSLCPM1M0CR右移送數(shù)端右移送數(shù)端并行數(shù)據(jù)輸出并行數(shù)據(jù)輸出移位時鐘移位時鐘方式控制方式控制 M1 M0 = 00 ，

17、保持 M1 M0 = 01 ，右移 M1 M0 = 10 ，左移 M1 M0 = 11 ，并行置數(shù)2.雙向移位寄存器雙向移位寄存器4.2.2 移位寄存器移位寄存器表4-3 74LS194的功能表CP 功能說明功能說明00 1 0 01 0 0 0 0Q0n Q1n Q2n Q3nQ0n Q1n Q2n Q3n清零清零保持保持保持保持1 1 11 0 11 1 0 D0 D1 D2 D3DSR DSL D0 D1 D2 D3DSR Q0n Q1n Q2nQ1n Q2n Q3n DSL并行輸入并行輸入右移輸入右移輸入左移輸入左移輸入CR1M0MSRDSLD0D1D2D3D10nQ11nQ12nQ1

18、3nQ2.雙向移位寄存器雙向移位寄存器4.2.2 移位寄存器移位寄存器u由雙向移位寄存器由雙向移位寄存器74LS194構(gòu)成的扭環(huán)形計數(shù)器。構(gòu)成的扭環(huán)形計數(shù)器。 CR DSR CT74LS194 Q0 Q1 Q2 Q3 D0 D1 D2 D3 1 0 1 1 CP M1 M0 DSL 特點：特點：每次狀態(tài)變化時僅有一個觸發(fā)器翻轉(zhuǎn)。每次狀態(tài)變化時僅有一個觸發(fā)器翻轉(zhuǎn)。構(gòu)成構(gòu)成2N=24=8進制計數(shù)器進制計數(shù)器00000001001111001110111101111000DSR = Q3n反饋信號反饋信號：2.雙向移位寄存器雙向移位寄存器4.2.2 移位寄存器移位寄存器u由雙向移位寄存器由雙向移位寄

19、存器74LS194構(gòu)成的扭環(huán)形計數(shù)器。構(gòu)成的扭環(huán)形計數(shù)器。 CR DSR CT74LS194 Q0 Q1 Q2 Q3 D0 D1 D2 D3 & 0 1 1 CP M1 M0 DSL DSR = Q3Q2nn反饋信號反饋信號：構(gòu)成構(gòu)成2N-1=24-1=7進制計數(shù)器進制計數(shù)器000000010011110011101111011110004.3 計數(shù)器計數(shù)器計數(shù)器計數(shù)器用以統(tǒng)計輸入脈沖用以統(tǒng)計輸入脈沖CP個數(shù)的電路。個數(shù)的電路。計數(shù)器的分類：計數(shù)器的分類：（2）按數(shù)字的增減趨勢）按數(shù)字的增減趨勢可分為加法計數(shù)器、減可分為加法計數(shù)器、減法計數(shù)器和可逆計數(shù)器。法計數(shù)器和可逆計數(shù)器。（1）按

20、計數(shù)進制）按計數(shù)進制可分為二進制計數(shù)器和非二進可分為二進制計數(shù)器和非二進制計數(shù)器。制計數(shù)器。非二進制計數(shù)器中最典型的是十進制計數(shù)器。非二進制計數(shù)器中最典型的是十進制計數(shù)器。（3）按計數(shù)器中觸發(fā)器翻轉(zhuǎn)是否與計數(shù)脈沖同）按計數(shù)器中觸發(fā)器翻轉(zhuǎn)是否與計數(shù)脈沖同步步分為同步計數(shù)器和異步計數(shù)器。分為同步計數(shù)器和異步計數(shù)器。 4.3 計數(shù)器計數(shù)器4.3.1 異步計數(shù)器異步計數(shù)器1. 異步二進制計數(shù)器異步二進制計數(shù)器 異步二進制計數(shù)器是計數(shù)器中最基本、最簡單的電路異步二進制計數(shù)器是計數(shù)器中最基本、最簡單的電路，它一般，它一般由接成由接成T型型(計數(shù)型計數(shù)型)觸發(fā)器連接而成觸發(fā)器連接而成，計數(shù)脈，計數(shù)脈沖加到最

21、低位觸發(fā)器的沖加到最低位觸發(fā)器的CP 端，其他各級觸發(fā)器由相鄰端，其他各級觸發(fā)器由相鄰低位觸發(fā)器的輸出狀態(tài)變化來觸發(fā)。低位觸發(fā)器的輸出狀態(tài)變化來觸發(fā)。(1)異步二進制加法計數(shù)器異步二進制加法計數(shù)器 圖圖4-16是利用是利用3個個下降沿觸發(fā)下降沿觸發(fā)的的JK觸發(fā)器構(gòu)成的異步觸發(fā)器構(gòu)成的異步3位二進制加法計數(shù)器，位二進制加法計數(shù)器，JK觸發(fā)器的觸發(fā)器的J、K輸入端均接輸入端均接高電平，具有高電平，具有T觸發(fā)器的功能。計數(shù)脈沖觸發(fā)器的功能。計數(shù)脈沖CP 加至最加至最低位觸發(fā)器低位觸發(fā)器FF0的時鐘端，的時鐘端，低位觸發(fā)器的低位觸發(fā)器的Q 端依次接端依次接到相鄰高位觸發(fā)器的時鐘端到相鄰高位觸發(fā)器的時鐘

22、端，因此它是一異步計數(shù)器。，因此它是一異步計數(shù)器。(1)異步二進制加法計數(shù)器異步二進制加法計數(shù)器圖4-16 由JK觸發(fā)器構(gòu)成的異步3位二進制加法計數(shù)器 表表4-5 3位二進制加法計數(shù)器的狀態(tài)轉(zhuǎn)換表位二進制加法計數(shù)器的狀態(tài)轉(zhuǎn)換表計數(shù)脈沖計數(shù)脈沖 CP序號序號 計數(shù)器狀態(tài)計數(shù)器狀態(tài)進位進位COQ2 Q1 Q0 0 1 2 3 4 5 6780 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 0000000010(1)異步二進制加法計數(shù)器異步二進制加法計數(shù)器(1)異步二進制加法計數(shù)器異步二進制加法計數(shù)器 3位二進制加法計數(shù)器也可采用上升沿位二進制加法計數(shù)器也可采用

23、上升沿D觸發(fā)器來構(gòu)觸發(fā)器來構(gòu)成，如圖成，如圖4-18所示。圖中各所示。圖中各D觸發(fā)器連成觸發(fā)器連成T型，需要型，需要注意的是：注意的是：上升沿觸發(fā)時高位觸發(fā)器的時鐘端接相鄰上升沿觸發(fā)時高位觸發(fā)器的時鐘端接相鄰低位觸發(fā)器的低位觸發(fā)器的 端。端。4-18 由由D觸發(fā)器組成的異步觸發(fā)器組成的異步3位二進制加法計數(shù)器位二進制加法計數(shù)器 (1)異步二進制加法計數(shù)器異步二進制加法計數(shù)器4-19 上升沿觸發(fā)的異步上升沿觸發(fā)的異步3位二進制加法計數(shù)器時序圖位二進制加法計數(shù)器時序圖 (2)異步二進制減法計數(shù)器異步二進制減法計數(shù)器圖圖4-20 由由JK觸發(fā)器組成的異步觸發(fā)器組成的異步3位二進制減法計數(shù)器位二進制減

24、法計數(shù)器 圖圖4-21下降沿觸發(fā)的異步下降沿觸發(fā)的異步3位二進制減法計數(shù)器時序圖位二進制減法計數(shù)器時序圖 (2)異步二進制減法計數(shù)器異步二進制減法計數(shù)器表表4-6 3位二進制減法計數(shù)器狀態(tài)轉(zhuǎn)換表位二進制減法計數(shù)器狀態(tài)轉(zhuǎn)換表計數(shù)脈沖計數(shù)脈沖 CP序號序號計數(shù)器狀態(tài)計數(shù)器狀態(tài)借位借位BOQ2 Q1 Q0 0 1 2 3 4 5 6780 0 01 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 00000000014.3 計數(shù)器計數(shù)器4.3.1 異步計數(shù)器異步計數(shù)器2. 異步十進制計數(shù)器異步十進制計數(shù)器異步十進制計數(shù)器通常是在二進制計數(shù)器基礎(chǔ)上，異步十進制計數(shù)器通常是在二

25、進制計數(shù)器基礎(chǔ)上，通通過脈沖反饋消除多余狀態(tài)過脈沖反饋消除多余狀態(tài)(無效狀態(tài)無效狀態(tài))后實現(xiàn)的，且一旦后實現(xiàn)的，且一旦電路誤入無效狀態(tài)后，它應(yīng)具有自啟動性能。電路誤入無效狀態(tài)后，它應(yīng)具有自啟動性能。圖圖4-22 8421BCD碼異步十進制加法計數(shù)器碼異步十進制加法計數(shù)器 4.3 計數(shù)器計數(shù)器4.3.1 異步計數(shù)器異步計數(shù)器2. 異步十進制計數(shù)器異步十進制計數(shù)器01021300102130FFFFFFFFCPQQQCPCPCPQCPQCPQ由上升沿觸發(fā)由上升沿觸發(fā)由上升沿觸發(fā)由上升沿觸發(fā)0013122321nnnnnnDQDQ QDQDQ Q100011131122213321nnnnnnnnn

26、nQDQQDQ QQDQQDQ Q30nnCOQ Q計數(shù)脈沖計數(shù)脈沖序號序號現(xiàn)態(tài)現(xiàn)態(tài)次態(tài)次態(tài)輸出輸出說明說明 Q3nQ2nQ1nQ0n Q3n+1Q2n+1Q1n+1Q0n+1CO01234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 00000000001有有效效循循環(huán)環(huán)0101011 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01

27、 1 1 11 0 1 10 1 0 01 1 0 10 1 0 01 1 1 11 0 0 0010101有自有自啟動啟動能力能力表表4-7 8421BCD碼異步十進制加法計數(shù)器狀態(tài)轉(zhuǎn)換表碼異步十進制加法計數(shù)器狀態(tài)轉(zhuǎn)換表2. 異步十進制計數(shù)器異步十進制計數(shù)器2. 異步十進制計數(shù)器異步十進制計數(shù)器圖4-23 8421BCD碼異步十進制加法計數(shù)器狀態(tài)轉(zhuǎn)換圖電路有自啟能力。電路有自啟能力。2. 異步十進制計數(shù)器異步十進制計數(shù)器圖圖4-24 8421BCD碼異步十進制加法計數(shù)器時序碼異步十進制加法計數(shù)器時序4.3 計數(shù)器計數(shù)器4.3.2 同步計數(shù)器同步計數(shù)器1. 同步二進制計數(shù)器同步二進制計數(shù)器同步

28、二進制加法計數(shù)器中各觸發(fā)器的翻轉(zhuǎn)條件同步二進制加法計數(shù)器中各觸發(fā)器的翻轉(zhuǎn)條件： 1)最低位觸發(fā)器每輸入一個計數(shù)脈沖翻轉(zhuǎn)一次。最低位觸發(fā)器每輸入一個計數(shù)脈沖翻轉(zhuǎn)一次。 2)其他各觸發(fā)器都是在其所有低位觸發(fā)器的輸出端其他各觸發(fā)器都是在其所有低位觸發(fā)器的輸出端Q 全全為為1時，在下一個時鐘脈沖觸發(fā)沿到來時狀態(tài)改變一次。時，在下一個時鐘脈沖觸發(fā)沿到來時狀態(tài)改變一次。 4.3 計數(shù)器計數(shù)器4.3.2 同步計數(shù)器同步計數(shù)器2. 同步十進制計數(shù)器同步十進制計數(shù)器001301022103210301, , nnnnnnnnnJKJQ QKQJKQ QJQ Q QKQ30nnCOQ Q1000000111111

29、30101122222102102133333210303nnnnnnnnnnnnnnnnnnnnnnnnnnnnnnQJQKQQQJQKQQ QQQQQJQKQQ QQQ QQQJQKQQ Q QQQQ4.3 計數(shù)器計數(shù)器4.3.3 集成計數(shù)器集成計數(shù)器1. 集成同步計數(shù)器集成同步計數(shù)器(1)74LS16174LS16374LS16074LS163是一組可預(yù)置數(shù)的同步計數(shù)器，在計數(shù)脈沖上是一組可預(yù)置數(shù)的同步計數(shù)器，在計數(shù)脈沖上升沿作用下進行加法計數(shù)，升沿作用下進行加法計數(shù)，74LS161和和74LS163是是4位二進制加法位二進制加法計數(shù)器，計數(shù)器，74LS160和和74LS162是十進制加

30、法計數(shù)器是十進制加法計數(shù)器。4.3 計數(shù)器計數(shù)器4.3.3 集成計數(shù)器集成計數(shù)器1. 集成同步計數(shù)器集成同步計數(shù)器(1)74LS16174LS163 74LS161 74LS163 Q0 Q1 Q2 Q3 CR LD D0 D1 D2 D3 CTT CTP CP CO 并行置數(shù)端并行置數(shù)端并行數(shù)據(jù)輸出并行數(shù)據(jù)輸出進位輸出端進位輸出端計數(shù)脈沖計數(shù)脈沖計數(shù)控制端計數(shù)控制端清零端清零端 置數(shù)控制端，低置數(shù)控制端，低電平有效；電平有效；LD=0時時Q3Q2Q1Q0=D3D2D1D0兩者均為兩者均為同步置數(shù)同步置數(shù) 161為異步清零為異步清零163為同步清零為同步清零4.3 計數(shù)器計數(shù)器4.3.3 集成

31、計數(shù)器集成計數(shù)器1. 集成同步計數(shù)器集成同步計數(shù)器(1)74LS16174LS16374LS161的功能表見表的功能表見表4-8，74LS163的功能表與表的功能表與表4-8類似，類似，只是同步清零。只是同步清零。表表4-8 74LS161的功能表的功能表 功能說明功能說明0 1 0 D3 D2 D1 D01 1 1 1 1 1 0 1 1 0 0 0 0 0D3 D2 D1 D0計數(shù)計數(shù)保持保持保持保持00異步清零異步清零CO=CTTQ3Q2Q1Q0CO=Q3Q2Q1Q0CO=CTTQ3Q2Q1Q0CRLDPCTTCTCP3D2D1D0D3Q2Q1Q0QCO1)清零功能清零功能；2)同步并行

32、預(yù)置數(shù)功能同步并行預(yù)置數(shù)功能；3)計數(shù)功能計數(shù)功能；4)保持功能。保持功能。 74LS160 74LS162 Q0 Q1 Q2 Q3 CR LD D0 D1 D2 D3 CTT CTP CP CO 并行置數(shù)端并行置數(shù)端并行數(shù)據(jù)輸出并行數(shù)據(jù)輸出進位輸出端進位輸出端計數(shù)脈沖計數(shù)脈沖計數(shù)控制端計數(shù)控制端清零端清零端 兩者均為兩者均為同步置數(shù)同步置數(shù) 161為異步清零為異步清零163為同步清零為同步清零置數(shù)控制端，低置數(shù)控制端，低電平有效；電平有效；LD=0時時Q3Q2Q1Q0=D3D2D1D04.3 計數(shù)器計數(shù)器4.3.3 集成計數(shù)器集成計數(shù)器1. 集成同步計數(shù)器集成同步計數(shù)器(1)74LS1617

33、4LS1634.3 計數(shù)器計數(shù)器4.3.3 集成計數(shù)器集成計數(shù)器1. 集成同步計數(shù)器集成同步計數(shù)器(1)74LS16174LS16374LS160的功能表見表的功能表見表4-9，74LS162的功能表與表的功能表與表4-8類似，類似，只是同步清零。只是同步清零。表表4-9 74LS160的功能表的功能表 功能說明功能說明0 1 0 D3 D2 D1 D01 1 1 1 1 1 0 1 1 0 0 0 0 0D3 D2 D1 D0計數(shù)計數(shù)保持保持保持保持00 異步清零異步清零 CO=CTTQ3Q0 CO=Q3Q0 CO=CTTQ3Q0CRLDPCTTCTCP3D2D1D0D3Q2Q1Q0QCO1

34、)清零功能清零功能；2)同步并行預(yù)置數(shù)功能同步并行預(yù)置數(shù)功能；3)計數(shù)功能計數(shù)功能；4)保持功能。保持功能。4.3 計數(shù)器計數(shù)器4.3.3 集成計數(shù)器集成計數(shù)器1. 集成同步計數(shù)器集成同步計數(shù)器(2)74LS192和和74LS19374LS192和和74LS193為可預(yù)置數(shù)同步加為可預(yù)置數(shù)同步加/減可逆計數(shù)器，它們的邏減可逆計數(shù)器，它們的邏輯符號和引腳排列完全相同，如圖輯符號和引腳排列完全相同，如圖4-29所示。其中所示。其中74LS193是是4位二進制計數(shù)器，位二進制計數(shù)器，74LS192是是8421BCD碼十進制計數(shù)器碼十進制計數(shù)器。 CO BO 74LS192/193 Q0 Q1 Q2

35、Q3 CR CPD CPU LD D0 D1 D2 D3 并行置數(shù)端并行置數(shù)端 置數(shù)控制端，置數(shù)控制端， 低電平有效低電平有效; LD=0時時， Q3Q2Q1Q0=D3D2D1D0借位輸出端借位輸出端進位輸出端進位輸出端并行數(shù)據(jù)輸出并行數(shù)據(jù)輸出加計數(shù)脈沖加計數(shù)脈沖減計數(shù)脈沖減計數(shù)脈沖異步清零端異步清零端4.3 計數(shù)器計數(shù)器4.3.3 集成計數(shù)器集成計數(shù)器1. 集成同步計數(shù)器集成同步計數(shù)器(2)74LS192和和74LS1934.3 計數(shù)器計數(shù)器4.3.3 集成計數(shù)器集成計數(shù)器1. 集成同步計數(shù)器集成同步計數(shù)器(2)74LS192和和74LS19374LS192的功能表見表的功能表見表4-10，

36、74LS193的功能表與表的功能表與表4-10類似，類似，但但 。表表4-10 74LS160的功能表的功能表3210UCOQ Q Q Q CP Q3 Q2 Q1 Q0功能說明1 0 0 D3 D2 D1 D0 0 1 1 0 1 1 0 0 0 0D3 D2 D1 D0加計數(shù)減計數(shù)異步清零CRLDUCPDCP3D2D1D0D30UCOQ Q CP3210UBOQ Q Q Q CP1)異步異步清零功能清零功能；2)異步異步并行預(yù)置數(shù)功能并行預(yù)置數(shù)功能；3)可逆可逆計數(shù)功能。計數(shù)功能。4.3 計數(shù)器計數(shù)器4.3.3 集成計數(shù)器集成計數(shù)器1. 集成同步計數(shù)器集成同步計數(shù)器(3)利用集成計數(shù)器獲得利

37、用集成計數(shù)器獲得N進制計數(shù)器進制計數(shù)器利用集成計數(shù)器的清零端利用集成計數(shù)器的清零端 或置數(shù)控制端或置數(shù)控制端 可獲得可獲得N進制計數(shù)器。進制計數(shù)器。圖圖4-30所示是用所示是用反饋清零法反饋清零法構(gòu)成的十二進制計數(shù)器，圖構(gòu)成的十二進制計數(shù)器，圖4-31所所示是用示是用反饋置數(shù)法反饋置數(shù)法構(gòu)成的十三進制計數(shù)器。構(gòu)成的十三進制計數(shù)器。圖圖4-30 十二進制計數(shù)器十二進制計數(shù)器 圖圖4-31 十三進制計數(shù)器十三進制計數(shù)器4.3 計數(shù)器計數(shù)器4.3.3 集成計數(shù)器集成計數(shù)器1. 集成同步計數(shù)器集成同步計數(shù)器(3)利用集成計數(shù)器獲得利用集成計數(shù)器獲得N進制計數(shù)器進制計數(shù)器【例【例4-2】試用集成同步】試

38、用集成同步4位二進制計數(shù)器位二進制計數(shù)器74LS163的清零端構(gòu)的清零端構(gòu)成七進制計數(shù)器。成七進制計數(shù)器。解：解：74LS163是采用同是采用同步清零方式的集成計步清零方式的集成計數(shù)器，故構(gòu)成七進制數(shù)器，故構(gòu)成七進制計數(shù)器時，其歸零狀計數(shù)器時，其歸零狀態(tài)為態(tài)為S6=0110，則則 ，電路如圖所示。電路如圖所示。23QQCR 4.3 計數(shù)器計數(shù)器4.3.3 集成計數(shù)器集成計數(shù)器1. 集成同步計數(shù)器集成同步計數(shù)器(3)利用集成計數(shù)器獲得利用集成計數(shù)器獲得N進制計數(shù)器進制計數(shù)器【例【例4-3】試用】試用74LS161的同步置數(shù)功能構(gòu)成十進制計數(shù)器，其的同步置數(shù)功能構(gòu)成十進制計數(shù)器，其計數(shù)起始狀態(tài)為計

39、數(shù)起始狀態(tài)為0011。解：解：74LS161是采用同是采用同步置數(shù)方式的集成計數(shù)步置數(shù)方式的集成計數(shù)器，故構(gòu)成十進制計數(shù)器，故構(gòu)成十進制計數(shù)器時，其置數(shù)狀態(tài)為器時，其置數(shù)狀態(tài)為S9，由于計數(shù)起始狀態(tài)為由于計數(shù)起始狀態(tài)為S0=0011，則，則S9=1100，同時同時D3D2D1D0=0011，電路如圖電路如圖4-33所示。所示。4.3 計數(shù)器計數(shù)器4.3.3 集成計數(shù)器集成計數(shù)器1. 集成同步計數(shù)器集成同步計數(shù)器(3)利用集成計數(shù)器獲得利用集成計數(shù)器獲得N進制計數(shù)器進制計數(shù)器圖圖4-34所示為由兩片所示為由兩片4位二進制加法計數(shù)器位二進制加法計數(shù)器74LS161串行級聯(lián)構(gòu)成串行級聯(lián)構(gòu)成的的8位二

40、進制加法計數(shù)器（位二進制加法計數(shù)器（256進制加法計數(shù)器）。在此基礎(chǔ)上，進制加法計數(shù)器）。在此基礎(chǔ)上，利用反饋歸零法或反饋置數(shù)法可以構(gòu)成利用反饋歸零法或反饋置數(shù)法可以構(gòu)成256以內(nèi)任意進制計數(shù)器。以內(nèi)任意進制計數(shù)器。圖圖4-34 兩片兩片74LS161串行級聯(lián)構(gòu)成串行級聯(lián)構(gòu)成8位二進制加法進制計數(shù)器位二進制加法進制計數(shù)器4.3 計數(shù)器計數(shù)器4.3.3 集成計數(shù)器集成計數(shù)器1. 集成同步計數(shù)器集成同步計數(shù)器(3)利用集成計數(shù)器獲得利用集成計數(shù)器獲得N進制計數(shù)器進制計數(shù)器圖圖4-35是是74LS192進行串行級聯(lián)時的電路圖。各級的清零端進行串行級聯(lián)時的電路圖。各級的清零端CR并并接在一起，預(yù)置數(shù)控

41、制端接在一起，預(yù)置數(shù)控制端 并接在一起，同時將低位的進位輸出端并接在一起，同時將低位的進位輸出端 接到高一位的接到高一位的CPU ，將低位的借位輸出端，將低位的借位輸出端 接到高一位的接到高一位的CPD 。圖圖4-35 兩片兩片74LS192串行級聯(lián)構(gòu)成串行級聯(lián)構(gòu)成100進制計數(shù)器進制計數(shù)器4.3 計數(shù)器計數(shù)器4.3.3 集成計數(shù)器集成計數(shù)器1. 集成同步計數(shù)器集成同步計數(shù)器(3)利用集成計數(shù)器獲得利用集成計數(shù)器獲得N進制計數(shù)器進制計數(shù)器【例【例4-4】試用兩片】試用兩片74LS160構(gòu)成一個二十四進制計數(shù)器。構(gòu)成一個二十四進制計數(shù)器。解：由于解：由于74LS160是采用異步清零的十進制計數(shù)器

42、，利用反饋歸是采用異步清零的十進制計數(shù)器，利用反饋歸零法組成一個二十四進制計數(shù)器時，清零狀態(tài)為零法組成一個二十四進制計數(shù)器時，清零狀態(tài)為S24=00100100，則則 ，電路如圖所示。，電路如圖所示。25QQCR 4.3 計數(shù)器計數(shù)器4.3.3 集成計數(shù)器集成計數(shù)器2. 集成異步計數(shù)器集成異步計數(shù)器74LS290 74LS290為二為二-五五-十進制計數(shù)器十進制計數(shù)器在在74 LS 290內(nèi)部有四個觸發(fā)器，內(nèi)部有四個觸發(fā)器，第一個觸發(fā)器有獨立的時鐘輸入端第一個觸發(fā)器有獨立的時鐘輸入端CP0(下降沿有效下降沿有效)和輸出端和輸出端Q0，構(gòu)成二進制計數(shù)，其余三個觸發(fā)器以五進制方式相連，其時鐘構(gòu)成二

43、進制計數(shù)，其余三個觸發(fā)器以五進制方式相連，其時鐘輸入為輸入為CP1(下降沿有效下降沿有效)，輸出端為，輸出端為Q1、Q2、Q3。4.3 計數(shù)器計數(shù)器4.3.3 集成計數(shù)器集成計數(shù)器2. 集成異步計數(shù)器集成異步計數(shù)器74LS290 Q0 Q1 Q2 Q3 CT74LS290 R0A R0B S9A S9B Q0 Q1 Q2 Q3 CP0 CP1 R0A R0B S9A S9B CP0 CP1 M2 M5 異步清零端異步清零端異步清零端異步清零端計數(shù)脈沖計數(shù)脈沖計數(shù)脈沖由計數(shù)脈沖由 CP0輸入，輸入， Q0輸出時，輸出時，構(gòu)成構(gòu)成1位位二進制二進制計計數(shù)器數(shù)器。 計數(shù)脈沖由計數(shù)脈沖由CP1輸入，輸

44、出輸入，輸出為為Q3Q2Q1時，時，則構(gòu)成異步則構(gòu)成異步五五進制進制計數(shù)器。計數(shù)器。 如將如將Q0和和CP1相相連，計數(shù)脈沖連，計數(shù)脈沖由由CP0輸入，輸輸入，輸出為出為Q3Q2Q1Q0時，構(gòu)成時，構(gòu)成8421BCD碼異碼異步十進制加法步十進制加法計數(shù)器。計數(shù)器。電路結(jié)構(gòu)框圖電路結(jié)構(gòu)框圖4.3 計數(shù)器計數(shù)器4.3.3 集成計數(shù)器集成計數(shù)器2. 集成異步計數(shù)器集成異步計數(shù)器74LS290 表表4-11 74LS290的功能表的功能表R R0B S S9B CP0 CP1Q3 Q2 Q1 Q0功能說明功能說明1 1 0 1 1 0 0 1 1 0 0 0 0 0 0 0 0 Q00 0 Q3 0

45、0 0 00 0 0 01 0 0 1計數(shù)計數(shù)計數(shù)計數(shù)計數(shù)計數(shù)計數(shù)計數(shù)異步清零異步清零異步清零異步清零異步置異步置91位二進制計數(shù)位二進制計數(shù)五進制計數(shù)五進制計數(shù)8421BCD碼十進制計數(shù)碼十進制計數(shù)5421BCD碼十進制計數(shù)碼十進制計數(shù)4.3 計數(shù)器計數(shù)器4.3.3 集成計數(shù)器集成計數(shù)器2. 集成異步計數(shù)器集成異步計數(shù)器74LS290【例【例4-5】試用】試用74LS290構(gòu)成七進制計數(shù)器。構(gòu)成七進制計數(shù)器。解：設(shè)構(gòu)成的七進制解：設(shè)構(gòu)成的七進制計數(shù)器的計數(shù)循環(huán)狀計數(shù)器的計數(shù)循環(huán)狀態(tài)為態(tài)為S0S6，并，并取計取計數(shù)起始狀態(tài)數(shù)起始狀態(tài)S00000。由于由于74LS290具有異具有異步清零功能，所

46、以選步清零功能，所以選歸零狀態(tài)為歸零狀態(tài)為S70111，則則R0AR0BQ2Q1Q0，電路如圖所示。電路如圖所示。 4.3 計數(shù)器計數(shù)器4.3.3 集成計數(shù)器集成計數(shù)器2. 集成異步計數(shù)器集成異步計數(shù)器74LS290集成異步計數(shù)器一般沒有專門的進位信號輸出端，通?？梢杂帽炯僧惒接嫈?shù)器一般沒有專門的進位信號輸出端，通?？梢杂帽炯壍母呶惠敵鲂盘栻?qū)動下一級計數(shù)器計數(shù)，即采用串行進位方式級的高位輸出信號驅(qū)動下一級計數(shù)器計數(shù)，即采用串行進位方式來擴展容量。來擴展容量。圖圖4-39 兩片兩片74LS290串行級聯(lián)構(gòu)成的串行級聯(lián)構(gòu)成的100進制計數(shù)器進制計數(shù)器4.3 計數(shù)器計數(shù)器4.3.3 集成計數(shù)器集成

47、計數(shù)器2. 集成異步計數(shù)器集成異步計數(shù)器74LS290圖圖4-40 兩片兩片74LS290串行級聯(lián)構(gòu)成的二十四進制計數(shù)器串行級聯(lián)構(gòu)成的二十四進制計數(shù)器4.4 集成計數(shù)器的應(yīng)用集成計數(shù)器的應(yīng)用1.訓(xùn)練目的訓(xùn)練目的2.設(shè)備與器件設(shè)備與器件1)學(xué)習(xí)用集成觸發(fā)器構(gòu)成計數(shù)器的方法。學(xué)習(xí)用集成觸發(fā)器構(gòu)成計數(shù)器的方法。2)掌握中規(guī)模集成計數(shù)器的使用及功能測試方法。掌握中規(guī)模集成計數(shù)器的使用及功能測試方法。3)運用集成計數(shù)器構(gòu)成運用集成計數(shù)器構(gòu)成1/N分頻器。分頻器。 5V直流電源、邏輯電平開關(guān)、邏輯電平顯示器、雙直流電源、邏輯電平開關(guān)、邏輯電平顯示器、雙蹤示波器、連續(xù)脈沖器、單次脈沖器、譯碼顯示器、蹤示波器、連續(xù)脈沖器、單次脈沖器、譯碼顯示器、74LS742、74LS1923、74LS161、CC4011、CC4012。3.訓(xùn)練要求訓(xùn)練要求 測試測試計數(shù)器計數(shù)器的邏輯功能，的邏輯功能，會用反饋清零法和反饋會用反饋清零法和反饋置數(shù)法構(gòu)成置數(shù)法構(gòu)成N進制計數(shù)器進制計數(shù)器。4.4 集成