第四章通用VLSIppt課件

1、第四章 通用VLSI電路的 設計與分析4-1 只讀存貯器ROM）半導體存儲器從存儲時間性來看可分為兩半導體存儲器從存儲時間性來看可分為兩種基本類型種基本類型: : 去除電源后存儲器信息就會消失，如去除電源后存儲器信息就會消失，如DRAMDRAM、SRAMSRAM等等 去除電源后仍能保持信息的固態(tài)存儲器被去除電源后仍能保持信息的固態(tài)存儲器被稱為稱為“不揮發(fā)性不揮發(fā)性存儲器，如存儲器，如MaskROMMaskROM、OTP(PROM)OTP(PROM)、EPROMEPROM、EEPROMEEPROM、FlashFlash等等4-1 只讀存貯器ROM）nROMn存貯信息的器件n在其壽命范圍內(nèi)存貯信息

2、不會改變nROM的幾種發(fā)展形式n掩膜ROMMask ROM）n可編程ROMPROM）n可擦除可編程ROMEPROM）n電可擦除電可編程ROMEEPROM）n閃存ROM4-1-1 掩膜ROMn陣列結(jié)構與功能nNOR陣列ROMn編碼方式n由引線孔或Al線圖形編碼n由不同的閾值電壓編碼nNOR式地址譯碼器nNAND式地址譯碼器nNAND陣列ROM4-1-1 掩膜ROMnROM陣列版圖nNOR-ROM中存貯晶體管2位4字版圖示意n存貯單元存取時間n工藝參數(shù)和器件參數(shù)n多晶硅電阻 40/n金屬線電阻 0.2/n互導系數(shù) k 20A/Vn閾值電壓 VTE=+1.0V VTD=-3.0Vn電容 COX=34

3、5 Cj0=702F m2F m4-1-1 掩膜ROMn存貯單元存取時間n字線上的電容和電阻n多晶硅柵氧化層電容n多晶硅電阻2034516.9OXCAF mfF bit04080WRbitL4-1-1 掩膜ROMn存貯單元存取時間n位線上的電容n零偏壓時漏區(qū)的結(jié)電容n柵漏氧化層覆蓋電容220702209.3jjojwCAF mAF mfF bit203452.4LDjLDCAF mfF bit4-1-1 掩膜ROMn存貯單元存取時間n字行延遲時間n位列延遲時間0.38RRRtR CCavC VtI4-1-1 掩膜ROMn存貯單元存取時間n字數(shù)和位數(shù)的組合方式n32kbit的NOR-ROM128

4、字256位）n行延遲時間0.38RRRtR C 0.38256 80256 16.9bitfF bit34ns4-1-1 掩膜ROMn存貯單元存取時間n字數(shù)和位數(shù)的組合方式n32kbit的NOR-ROM128字256位）n列延遲時間001281289.32.41.5bjLDCCCfF bitfF bitpF位線電容 2.5VV充電電壓擺幅 4-1-1 掩膜ROMn存貯單元存取時間n字數(shù)和位數(shù)的組合方式n32kbit的NOR-ROM128字256位）n列延遲時間22122070322031.5DLGSTLWIkVVLA 負載管飽和電流 28avIA平均充電電流 4-1-1 掩膜ROMn存貯單元存

5、取時間n字數(shù)和位數(shù)的組合方式n32kbit的NOR-ROM128字256位）n列延遲時間n存取時間1.52.513428CavC VpFVtnsIA34 134168aRCtttns4-1-1 掩膜ROMn存貯單元存取時間n字數(shù)和位數(shù)的組合方式n32kbit的NOR-ROM256字128位）n行延遲時間n列延遲時間n存取時間280CavC VtnsI9280289aRCtttns0.389RRRtR Cns4-1-2 可編程ROMPROM）n陣列結(jié)構與功能n早期采用雙極型晶體管為主n熔斷絲結(jié)構nNi-Cr電阻n編程時VCC=10-30Vn讀出時VCC=5Vn位線檢測單元電路4-1-3 EPRO

6、MnEPROM的存貯單元n浮柵MOS管結(jié)構n雙多晶硅柵：懸浮柵、控制柵n漏源間加足夠高電壓，PN結(jié)擊穿產(chǎn)生熱電子n高能量熱電子穿過SiO2層到達浮柵n電子積累產(chǎn)生屏蔽，使閾值電壓升高n擦除時用紫外光輻照20min，消除電子積累4-1-3 EPROMnEPROM的特點n優(yōu)勢n采用單管單元，面積小，集成度高n優(yōu)勢n編程時需要高電壓電源n擦除時需要紫外光，使用不便n主要用作信息的讀取4-1-4 EEPROMnEEPROM的存貯單元nFowler-Nordheim隧道效應nFLOTOX管結(jié)構n雙多晶硅柵：浮柵、控制柵n漏區(qū)處的隧道氧化層n控制柵加高電壓，漏端接地，浮柵充電n控制柵接地，漏端加高電壓，浮

7、柵泄放電荷n隧道氧化層可靠性n改寫次數(shù)n信息存貯的壽命 10年5610104-1-4 EEPROMn存貯單元陣列的讀、寫n存貯管浮柵管）+控制管n存貯電荷（“擦除操作）n行選端 VPP（+21V）n擦/寫端 VPP（+21V）n位線BL端 0n電子存貯到浮柵管的浮柵上n浮柵管閾值電壓升高，處于“1形狀4-1-4 EEPROMn存貯單元陣列的讀、寫n存貯管浮柵管）+控制管n泄放電荷（“寫入操作）n行選端 VPP（+21V）n擦/寫端 0n位線BL端 VPP（+21V）n積聚在浮柵上的電子由隧道效應而泄放n浮柵管閾值電壓正常，處于“0形狀4-1-4 EEPROMn存貯單元陣列的讀、寫n存貯管浮柵管

8、）+控制管n讀取單元信息（“讀出操作）n行選端 VDD（+5V）n擦/寫端 VDD（+5V）n位線BL端 VDD （+5V）n位線電位由存貯管浮柵上有無電子，n 即存貯管是否開啟決定n存貯管處于“1形狀，則位線輸出信號為“1”n存貯管處于“0形狀，則位線輸出信號為“0”4-1-5 ROM的種類與特點類型功能特點擦除方式與擦寫時間工藝結(jié)構特點掩膜ROM只讀有二極管、MOS管等結(jié)構PROM可一次改寫高壓脈沖電編程，編程時間十幾微秒，需編程器一般為三極管、熔絲結(jié)構紫外線可擦除可編程EPROM可多次改寫，擦除時間長紫外線擦除時間20min，需編程器FAMOS結(jié)構電可擦除可編程EEPROM可改寫1000

9、00次以上，速度快高壓脈沖電擦除，編程時間約20ms，需編程器FLOTOX管結(jié)構4-2 靜態(tài)隨機存取存貯器SRAM）4-2-1 六管SRAM單元n雙穩(wěn)態(tài)觸發(fā)器結(jié)構n負載形式n多晶硅電阻n耗盡型NMOS管E/D MOS）n增強型PMOS管CMOS）28500250.055 10643.2LDDLRMVPWRM PW 4-2-1 六管SRAM單元nE/D MOS六管單元n字選/列選信號nX=“1”，選中某字nY=“1”，選中某列n讀/寫操作n讀出，X=“1”， Y=“1”n寫入“1”，B=“1”，B=“0”n寫入“0”，B=“0”，B=“1”n六管單元版圖4-2-2 CMOS-SRAMnCMOS-

10、SRAM結(jié)構與操作nCMOS六管單元存貯陣列n行/列地址譯碼n片選與讀/寫控制電路n芯片面積與速度的權衡n預充電結(jié)構n靈敏讀出放大器4-3 動態(tài)隨機存取存貯器DRAM）4-3-1 三管DRAMn動態(tài)存貯器結(jié)構n存貯電容C+MOS管n讀/寫操作，X=“1”，Y=“1”，P=“0”n讀出，R=“1”，T6、T3、T2組成的電路n寫入“1”/”0”，W=“1”，T4、T1組成的電路n刷新操作，X=“1”，Y=“0”，P=“1”nR=“1”， T2、T3、T6、T9組成的電路nW=“1”，T10、T11、T4、T1組成的電路n三管DRAM版圖4-3-2 單管DRAMn存貯單元工作原理n一個MOS管+一

11、個電容n寫入信息n字線WL加以高電平n位線BL加以要存貯的數(shù)據(jù)n數(shù)據(jù)通過MOS管保存在電容上n讀出信息n字線WL加以高電平n電容上的電荷決定了位線BL的輸出電平4-3-2 單管DRAMn存貯電容結(jié)構nSiO2介質(zhì)電容Cox + pn結(jié)電容Cpnn存貯單元剖面結(jié)構n多種電容結(jié)構n普通形式n堆疊電容n槽立體電容n存貯單元的版圖4-3-2 單管DRAMn單元讀出時的電荷分配問題1221|111SSSpnOXSBSSBSSBBSSSBQVCCCCQVnCCCVVnCCCTnCnCCCCCn 電荷再分配比例 要增加值，減小寄生電容和每位線上的單元數(shù)4-3-2 單管DRAMn存貯單元的讀出和放大nDRAM

12、的讀放過程n靈敏的讀出放大器設計n讀出放大器的基本結(jié)構n虛擬單元啞單元的作用n讀放過程的時序波形圖4-4 門陣列Gate Array和 可編程邏輯器件PLD）4-4-1 門陣列n門陣列簡介n大量基本單元已做好，整齊排列成陣列n有固定的單元結(jié)構，I/O管腳n只有引線孔和金屬布線是浮動的n單元結(jié)構有場隔離和柵隔離兩種隔離辦法4-4-1 門陣列n門陣列的結(jié)構n六管單元結(jié)構n六管單元線路n六管單元版圖結(jié)構n四管單元結(jié)構n門陣列組成的與非門n門陣列組成的或非門4-4-1 門陣列n門陣列的隔離n場隔離n增加面積n柵隔離n增加泄漏電流n門陣列的自動布線n宏單元4-4-2 可編程邏輯器件PLD）nPLD原理n

13、PLD基本結(jié)構框圖輸入電路與陣列或陣列輸出電路輸入項 乘積項或項輸出輸入nPLD原理nPLD緩沖器nPLD陣列交叉點連接方式n硬線連接交叉處標記為“”n被編程單元交叉處標記為“”n被擦除單元交叉處無標記AAA4-4-2 可編程邏輯器件PLD）nPLD原理nPLD與門AB C DP(乘積項）PABD輸入項4-4-2 可編程邏輯器件PLD）nPLD原理nPLD或門F(或項）P1P3P4FP1P2P3P44-4-2 可編程邏輯器件PLD）n低密度PLD的主要類型類型陣列與或PROM固定可編程FPLA可編程可編程PAL可編程固定GAL可編程固定4-4-2 可編程邏輯器件PLD）nPROM結(jié)構與門陣列(

14、固定)Q2Q1Q0或門陣列(可編程)I2I1I04-4-2 可編程邏輯器件PLD）nFPLA結(jié)構4-4-2 可編程邏輯器件PLD）與門陣列(可編程)I2I1I0Q2Q1Q0或門陣列(可編程)nPAL和GALn 基本陣列4-4-2 可編程邏輯器件PLD）4-4-2 可編程邏輯器件PLD）n現(xiàn)場可編程邏輯陣列FPLA）n用FPLA實現(xiàn)一個四位二進制數(shù)碼B3B2B1B0到GRAY碼G3G2G1G0的轉(zhuǎn)換電路01010121212323233BBBBGBBBBGBBBBGBG4-4-2 可編程邏輯器件PLD）4-4-2 可編程邏輯器件PLD）n現(xiàn)場可編程邏輯陣列FPLA）nFPLA具體線路舉例CBACBAQCBQCBAAQAQ4321n現(xiàn)場可編程門陣列FPGA）n高密度可編程邏輯器件n陣列由三部分組成n可配置邏輯模塊CLBn輸入/輸出模塊IOBn互連資源ICR4-4-2 可編程邏輯器件PLD）圖8-4-1 XC4000系列FPGA基本結(jié)構CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB可編程開關矩陣可編程開關矩陣可編程輸入可編程輸入/輸出模塊輸出模塊IOB互連資源互連資源ICR可配置邏輯模塊可配置邏輯模塊CLBIOB提供內(nèi)部邏輯提供內(nèi)部邏輯陣列與外部引出線之間陣列與外部引出線之間的編程接口；的編程接口；ICR經(jīng)