第十章可編程邏輯器件1

1、1 10.1 概述概述第十章第十章 可編程邏輯器件可編程邏輯器件 10.8 在系統(tǒng)可編程邏輯器件在系統(tǒng)可編程邏輯器件(ISP-PLD) 10.7 PLD的編程的編程 10.6 現(xiàn)場(chǎng)可編程門陣列（現(xiàn)場(chǎng)可編程門陣列（FPGA） 10.5 可擦除的可編程邏輯器件可擦除的可編程邏輯器件(EPLD) 10.4 通用陣列邏輯（通用陣列邏輯（GAL） 10.3 可編程邏輯陣列（可編程邏輯陣列（PAL） 10.2 現(xiàn)場(chǎng)可編程邏輯陣列（現(xiàn)場(chǎng)可編程邏輯陣列（FPLA）第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章2 10.1 概述概述 從邏輯功能的特點(diǎn)

2、上將數(shù)字集成電路分從邏輯功能的特點(diǎn)上將數(shù)字集成電路分類類,可以分為通用型和專用型可以分為通用型和專用型. PLD產(chǎn)品主要有現(xiàn)場(chǎng)可編程邏輯陣列產(chǎn)品主要有現(xiàn)場(chǎng)可編程邏輯陣列FPLA,可編程陣列邏輯可編程陣列邏輯PAL,通用陣列邏輯通用陣列邏輯GAL,可擦除的可編程邏輯器件可擦除的可編程邏輯器件EPLD和現(xiàn)場(chǎng)和現(xiàn)場(chǎng)可編程門陣列可編程門陣列FPGA,其中其中EPLD和和FPGA的集的集成度比較高成度比較高,稱為高密度稱為高密度PLD.第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章3輸入輸出AB C0 10 11 0 PLD電路表示法電路表示

3、法 PLD的輸入緩沖器和輸出緩沖器都采用的輸入緩沖器和輸出緩沖器都采用互補(bǔ)輸出的結(jié)構(gòu)，其表示法如圖：互補(bǔ)輸出的結(jié)構(gòu)，其表示法如圖：第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章4 PLD中采用兩種基本門電路中采用兩種基本門電路與門和或與門和或門，其表示法如下門，其表示法如下：與門與門或門或門A B CA B C第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章5 10.2 現(xiàn)場(chǎng)可編程邏輯陣列（現(xiàn)場(chǎng)可編程邏輯陣列（FPLA） 現(xiàn)場(chǎng)可編程邏輯陣列現(xiàn)場(chǎng)可編程邏輯陣列FPLA由可編由

4、可編程的與邏輯陣列和可編程的或邏輯陣程的與邏輯陣列和可編程的或邏輯陣列以及輸出緩沖器組成列以及輸出緩沖器組成.下圖為下圖為FPLA的基本電路結(jié)構(gòu)的基本電路結(jié)構(gòu):當(dāng)當(dāng)OE=0時(shí)時(shí):Y3=ABCD+ABCDY2=AC+BDY1=A + BY0=C D+第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章6OEABCD與邏輯陣列與邏輯陣列或邏輯或邏輯陣列陣列y3y2y1y0第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章7(a)編程前的內(nèi)部結(jié)構(gòu)編程前的內(nèi)部結(jié)構(gòu)（b）編程后的內(nèi)部結(jié)構(gòu)編程

5、后的內(nèi)部結(jié)構(gòu)10.3.1PLA的基本電路結(jié)構(gòu)的基本電路結(jié)構(gòu) 10.3 可編程邏輯陣列（可編程邏輯陣列（PAL）第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章810.3.2PAL的幾種輸出電路結(jié)構(gòu)與反饋形的幾種輸出電路結(jié)構(gòu)與反饋形式式PALPAL的基本組合輸出結(jié)構(gòu)的基本組合輸出結(jié)構(gòu)基本組合輸出結(jié)構(gòu)基本組合輸出結(jié)構(gòu)第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章9PALPAL的可編程輸入的可編程輸入/ /輸出結(jié)構(gòu)輸出結(jié)構(gòu)I/O可編程的輸入可編程的輸入/ /輸出結(jié)構(gòu)輸出結(jié)構(gòu)第一章

6、第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章10PLAPLA的具有反饋的寄存器輸出結(jié)構(gòu)的具有反饋的寄存器輸出結(jié)構(gòu)具有反饋的寄存器輸出結(jié)構(gòu)具有反饋的寄存器輸出結(jié)構(gòu)D QCP QCLOCKENQ第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章11PLAPLA的算術(shù)選通反饋結(jié)構(gòu)的算術(shù)選通反饋結(jié)構(gòu)算術(shù)選通反饋結(jié)構(gòu)算術(shù)選通反饋結(jié)構(gòu)第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章1210.3.3PLA的應(yīng)用舉例的應(yīng)用舉例例：例：用

7、用PLA器件設(shè)計(jì)一個(gè)數(shù)值判別電路器件設(shè)計(jì)一個(gè)數(shù)值判別電路要求判斷要求判斷4位二進(jìn)制數(shù)位二進(jìn)制數(shù)DCBA的大小屬于的大小屬于05，610，1115三個(gè)區(qū)間的哪一個(gè)三個(gè)區(qū)間的哪一個(gè)之內(nèi)。之內(nèi)。解：若以解：若以 Y0 = 1 在在05 Y1 = 1 在在610 Y2 = 1 在在1115得到函數(shù)真值表得到函數(shù)真值表第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章13BA1A+BAA+BBABA B+A+BAAB0ABA BA+BBAB產(chǎn)生產(chǎn)生16種算術(shù)種算術(shù)邏輯運(yùn)算的編邏輯運(yùn)算的編程情況程情況第一章第一章第二章第二章第三章第三章第四章第四章

8、第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章14十進(jìn)制數(shù) 二進(jìn)制數(shù)Y0 Y1 Y2 D C B A 0 1 2 3 4 5 6 7 8 9 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章15十進(jìn)制數(shù) 二進(jìn)制數(shù)Y0 Y1 Y2 D C B A 1

9、0 11 12 13 14 15 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1Y0 = DC+DBY1 = DCB+DCB+DCAY2 = DC+DBA第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章16典型產(chǎn)品典型產(chǎn)品GAL16V8的的電路結(jié)構(gòu)電路結(jié)構(gòu)圖圖10.4.1GAL的電路結(jié)構(gòu)的電路結(jié)構(gòu) 10.4 通用陣列邏輯（通用陣列邏輯（GAL）第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第

10、七章第七章第八章第八章第九章第九章17 1.輸入端：輸入端：GAL16V8的的29腳共腳共8個(gè)輸個(gè)輸入端，每個(gè)輸入端有一個(gè)緩沖器，并由緩沖入端，每個(gè)輸入端有一個(gè)緩沖器，并由緩沖器引出兩個(gè)互補(bǔ)的輸出到與陣列；器引出兩個(gè)互補(bǔ)的輸出到與陣列；2.與陣列部分：它由與陣列部分：它由8根輸入及根輸入及8根輸出根輸出各引出兩根互補(bǔ)的輸出構(gòu)成各引出兩根互補(bǔ)的輸出構(gòu)成32列，即與項(xiàng)的列，即與項(xiàng)的變量個(gè)數(shù)為變量個(gè)數(shù)為16；8根輸出每個(gè)輸出對(duì)應(yīng)于一個(gè)根輸出每個(gè)輸出對(duì)應(yīng)于一個(gè)8輸入或門（相當(dāng)于每個(gè)輸出包含輸入或門（相當(dāng)于每個(gè)輸出包含8個(gè)與項(xiàng)）個(gè)與項(xiàng)）構(gòu)成構(gòu)成64行，即行，即GAL16V8的與陣列為一個(gè)的與陣列為一個(gè)3

11、264的陣列的陣列,共共2048個(gè)可編程單元（或結(jié)個(gè)可編程單元（或結(jié)點(diǎn)）；點(diǎn)）；第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章18 3.輸出宏單元：輸出宏單元：GAL16V8共有共有8個(gè)輸出個(gè)輸出宏單元，分別對(duì)應(yīng)于宏單元，分別對(duì)應(yīng)于1219腳。每個(gè)宏單元腳。每個(gè)宏單元的電路可以通過(guò)編程實(shí)現(xiàn)所有的電路可以通過(guò)編程實(shí)現(xiàn)所有PAL輸出結(jié)構(gòu)輸出結(jié)構(gòu)實(shí)現(xiàn)的功能；實(shí)現(xiàn)的功能；4.系統(tǒng)時(shí)鐘：系統(tǒng)時(shí)鐘：GAL16V8的的1腳為系統(tǒng)時(shí)腳為系統(tǒng)時(shí)鐘輸入端鐘輸入端,與每個(gè)輸出宏單元中與每個(gè)輸出宏單元中D觸發(fā)器時(shí)鐘觸發(fā)器時(shí)鐘輸入端相連，可見(jiàn)輸入端相連，可見(jiàn)

12、GAL器件只能實(shí)現(xiàn)同步時(shí)器件只能實(shí)現(xiàn)同步時(shí)序電路，而無(wú)法實(shí)現(xiàn)異步的時(shí)序電路；序電路，而無(wú)法實(shí)現(xiàn)異步的時(shí)序電路；5.輸出三態(tài)控制端輸出三態(tài)控制端:GAL16V8的的11腳為器腳為器件的三態(tài)控制公共端。件的三態(tài)控制公共端。第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章19來(lái)自與陣列來(lái)自與陣列反饋反饋FMUX PTMUXTSMUXOMUX來(lái)自零來(lái)自零級(jí)輸出級(jí)輸出10.4.2輸出邏輯宏單元輸出邏輯宏單元(OLMC)&XOR(n)第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九

13、章20 32位成積項(xiàng)禁止 4位XOR(n)1位SYN8位AC1（n）1位AC0 4位XOR(n) 32位成積項(xiàng)禁止82位位PT63PT32PT31PT01215 (n)1219 (n)1519 (n)GAL16V8結(jié)構(gòu)數(shù)字控制的組成結(jié)構(gòu)數(shù)字控制的組成第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章21AC0 AC1（n） TSMUX的輸出 輸出三態(tài)緩沖器工作狀態(tài) 0 0 VCC 工作態(tài) 0 1 地電平 高阻態(tài) 1 0 OE OE=1為工作態(tài)OE=0為高阻態(tài) 1 1 第一乘積項(xiàng)取值為1，工作態(tài)取值為0，高阻態(tài)TSMUX的控制功能表的控制

14、功能表第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章22 AC0 AC1（n） AC1 (m) 反饋信號(hào)來(lái)源 1 0 本單元觸發(fā)器Q端 1 1 本單元I/O端 0 1 鄰級(jí)（m）輸出 0 0 地電平FMUX的控制功能表的控制功能表第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章23SYN AC0 ACI(n) XOR(n) 工作模式 輸出極性 備 注 101 / 專用輸入 / 1和11腳為數(shù)據(jù)輸入，三態(tài)門禁止 1000專用組合輸出 低電平有效 1和11腳為數(shù)據(jù)輸入，三態(tài)門被

15、選通 1高電平有效 1110 反饋組 合輸出低電平有效1和11腳為數(shù)據(jù)輸入，三態(tài)門選通信號(hào)是第一乘積項(xiàng)，反饋信號(hào)取自I/O端1高電平有效0110時(shí)序電路中 組合輸出 低電平有效1腳接CKL，11腳接OE，至少另有一個(gè)OLMC為寄存器輸出模式1高電平有效010 寄存器 輸 出 低電平有效1腳接CKL，11腳接OE 高電平有效24上圖上圖OLMC的的5種工作模式種工作模式 只要給只要給GAL器件寫入不器件寫入不同的結(jié)構(gòu)控制字同的結(jié)構(gòu)控制字,就可以得到就可以得到不同類型的輸出電路結(jié)構(gòu)不同類型的輸出電路結(jié)構(gòu),這這些電路結(jié)構(gòu)完全可以取代些電路結(jié)構(gòu)完全可以取代PAL器件的各種輸出電路結(jié)器件的各種輸出電路結(jié)

16、構(gòu)構(gòu).第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章2510.4.3 GAL的輸入特性和輸出特性的輸入特性和輸出特性GAL的輸入緩沖器電路的輸入緩沖器電路輸入輸入R600歐歐T1T5T4T3T2VCCCAA至至內(nèi)內(nèi)部部電電路路A第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章26GAL的輸出緩沖器電路的輸出緩沖器電路引腳引腳數(shù)據(jù)數(shù)據(jù)三態(tài)控制三態(tài)控制G1G2G3G4G5G6G7VCCT1T2T3VCCVCC第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六

17、章第七章第七章第八章第八章第九章第九章27兩個(gè)突出的特點(diǎn)兩個(gè)突出的特點(diǎn) 第一：輸出級(jí)采用了單一類型第一：輸出級(jí)采用了單一類型的的N溝道增強(qiáng)型溝道增強(qiáng)型MOS管，而不是用管，而不是用P溝道管與溝道管與N溝道管互補(bǔ)的溝道管互補(bǔ)的CMOS結(jié)構(gòu)結(jié)構(gòu)。因此，它不會(huì)發(fā)生第二章。因此，它不會(huì)發(fā)生第二章2.6.6所所講的講的CMOS電路的鎖定效應(yīng)。電路的鎖定效應(yīng)。 第二：它的輸出具有第二：它的輸出具有“軟開關(guān)軟開關(guān)特性特性”。第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章28(a)輸出為高電平輸出為高電平(b)輸出為低電平輸出為低電平GAL的靜臺(tái)輸

18、出特性的靜臺(tái)輸出特性第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章29 10.5 可擦除的可編程邏輯器件可擦除的可編程邏輯器件(EPLD)10.5.1EPLD基本結(jié)構(gòu)和特點(diǎn)基本結(jié)構(gòu)和特點(diǎn) EPLD是繼是繼PAL、GAL之后推出的一之后推出的一種可編程邏輯器件。它采用種可編程邏輯器件。它采用CMOSUVEPROM工藝制作，集成度比工藝制作，集成度比PAL和和GAL器件高得多，其產(chǎn)品多半都器件高得多，其產(chǎn)品多半都屬高密度屬高密度PLD 第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章

19、第九章30 與與PAL和和GAL相比，相比，EPLD有以下幾個(gè)特有以下幾個(gè)特點(diǎn)。點(diǎn)。 首先，由于采用首先，由于采用CMOS工藝，所以工藝，所以EPLD具有具有CMOS器件低功耗、高噪聲容限的優(yōu)點(diǎn)。器件低功耗、高噪聲容限的優(yōu)點(diǎn)。 其次，因?yàn)椴捎昧似浯?，因?yàn)椴捎昧薝VEPROM工藝，以疊工藝，以疊柵注入柵注入MOS管作為編程單元，所以不僅可靠性管作為編程單元，所以不僅可靠性高、可以改寫，而且集成度高、造價(jià)便宜。高、可以改寫，而且集成度高、造價(jià)便宜。 第三個(gè)特點(diǎn)是輸出部分采用了類似于第三個(gè)特點(diǎn)是輸出部分采用了類似于GAL器件的可編程的輸出邏輯宏元。器件的可編程的輸出邏輯宏元。第一章第一章第二章第二章

20、第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章3110.5.2 EPLD的的與與-或或邏輯陣列邏輯陣列AT22V10的結(jié)構(gòu)框的結(jié)構(gòu)框圖圖第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章32每組乘積項(xiàng)分為兩部分的乘積結(jié)構(gòu)每組乘積項(xiàng)分為兩部分的乘積結(jié)構(gòu)OLMC 1 0第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章3310.5.3 EPLD的輸出邏輯宏單元的輸出邏輯宏單元(OLMC)AT22V10的的OLMC電路結(jié)構(gòu)圖電路結(jié)構(gòu)圖至與邏至與邏輯

21、陣列輯陣列來(lái)自與來(lái)自與邏輯陣邏輯陣列列第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章34ATV750的的OLMC電路結(jié)構(gòu)圖電路結(jié)構(gòu)圖OLMCI/O來(lái)自與邏來(lái)自與邏輯陣列輯陣列至與邏至與邏輯陣列輯陣列第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章35 10.6 現(xiàn)場(chǎng)可編程門陣列（現(xiàn)場(chǎng)可編程門陣列（FPGA） FPGA又若干獨(dú)立的可編程邏又若干獨(dú)立的可編程邏輯模塊輯模塊.屬于高密度組成屬于高密度組成PLD,集成集成度可達(dá)度可達(dá)3萬(wàn)門萬(wàn)門/片以上片以上.10.6.1 FPGA的

22、基本結(jié)構(gòu)的基本結(jié)構(gòu)第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章36優(yōu)點(diǎn)優(yōu)點(diǎn):克服克服與與-或或邏輯陣列的局限性邏輯陣列的局限性,更靈活更靈活,各引各引角信號(hào)的按排更加方便和合理角信號(hào)的按排更加方便和合理.缺點(diǎn)缺點(diǎn):信號(hào)傳輸延遲時(shí)間不是確定的且不相等信號(hào)傳輸延遲時(shí)間不是確定的且不相等,限限制了器件的工作速度斷電后數(shù)據(jù)丟失制了器件的工作速度斷電后數(shù)據(jù)丟失.不易保密不易保密.第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章3710.6.1 FPGA的的IOB和和CLBXC206

23、4的的IOB電路電路IOBD Q I/OI/O CLKG1G2MUX2ONOFF（VCC）MUX1OE輸入輸入輸出輸出三態(tài)三態(tài)控制控制= 程序控制的數(shù)據(jù)選擇器程序控制的數(shù)據(jù)選擇器第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章38三臺(tái)緩沖的控制信號(hào)三臺(tái)緩沖的控制信號(hào)OE.由由MUX1給出給出MUX1 低電平低電平,IOB工作在輸出小狀態(tài)工作在輸出小狀態(tài)MUX1 高電平高電平,IOB工作在輸入小狀態(tài)工作在輸入小狀態(tài)MUX2用于輸入方式的選擇用于輸入方式的選擇第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第

24、七章第八章第八章第九章第九章39CLBXC2064的的CLB電路電路第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章40四變量任意函數(shù)四變量任意函數(shù)兩個(gè)三變量任意函數(shù)兩個(gè)三變量任意函數(shù)五變量任意函數(shù)五變量任意函數(shù)第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章418.6.3 FPGA的互聯(lián)資源的互聯(lián)資源金金 屬屬 線線開開 關(guān)關(guān) 矩矩 陣陣可編程連接點(diǎn)可編程連接點(diǎn)PIP第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章

25、42FPGA的內(nèi)部互聯(lián)資源的內(nèi)部互聯(lián)資源水平通用連線水平通用連線垂直通用連線垂直通用連線垂直長(zhǎng)線垂直長(zhǎng)線全局連線全局連線水平長(zhǎng)線水平長(zhǎng)線第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章4310.6.4 編程數(shù)據(jù)的裝載編程數(shù)據(jù)的裝載將編程數(shù)據(jù)寫入將編程數(shù)據(jù)寫入FPGA內(nèi)部編程數(shù)據(jù)存儲(chǔ)器稱為內(nèi)部編程數(shù)據(jù)存儲(chǔ)器稱為.用戶用戶I/O引腳帶有高阻值的拉電阻引腳帶有高阻值的拉電阻裝載過(guò)程的流程圖裝載過(guò)程的流程圖DONE及及REST為底電平為底電平HDC=高高LDC=底底掉電掉電(無(wú)無(wú)HDC,LDC或拉上或拉上)RESET無(wú)無(wú)效工作在效工作在用戶邏

26、輯用戶邏輯第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章44 10.7 PLD的編程的編程第一步第一步 進(jìn)行邏輯抽象進(jìn)行邏輯抽象.第二步第二步 選定選定PLD的類型和型號(hào)的類型和型號(hào).第三步第三步 選定開發(fā)系統(tǒng)選定開發(fā)系統(tǒng).第四步第四步 按編程語(yǔ)言的規(guī)定格式編寫源程序按編程語(yǔ)言的規(guī)定格式編寫源程序.第五步第五步 上機(jī)運(yùn)行上機(jī)運(yùn)行.第六步第六步 卸載卸載.第七步第七步 測(cè)試測(cè)試.PLD編程的部驟編程的部驟第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章45 10.8 在系統(tǒng)可編程邏輯器件在系統(tǒng)可編程邏輯器件(ISP-PLD) 這種器件的最大特點(diǎn)是編程時(shí)既不需要這種器件的最大特點(diǎn)是編程時(shí)既不需要使用編程器使用編程器,也不需要將它從所在系統(tǒng)的電路也不需要將它從所在系統(tǒng)的電路板上取下板上取下. 缺點(diǎn)缺點(diǎn):必須使用編程器的必須使用編程器的“離線離線”編程編程方式仍不太方便方式仍不太方便,且與之配合使用的且與之配合使用的EPROM在編程時(shí)仍然離不開編程器在編程時(shí)仍然離不開編程器.第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六