數(shù)?；旌戏抡嬖敿毼臋n.

1、用SpectreVerilog進行模數(shù)混仿，以Sigma-Delta ADC為例SpectreVerilog模數(shù)混仿，模擬部分用Spectre，數(shù)字部分用Verilog-XL.所以還 需要安裝Cade nee LDV軟件，其內含Verilog-XL仿真器.這里以自行設計的二階全差分 Sigma-Delta ADC為例，詳細介紹用SpectreVerilog的仿真過 程.所用工藝庫為TSMC 0.18u,電源電壓:1.8V.1. 準備Sigma-Delta ADC分模擬和數(shù)字部分兩塊，其中模擬部分為調制器,數(shù)字部分 為數(shù)字濾波器.如下圖.其中out為調制器的輸出，這里是1位0,1數(shù)據(jù)流.數(shù)字濾

2、波器為Verilog RTL級代碼.Schematic :I11Vtirl仆 id-flwi1#nn_THuLTL序I.IMISymbol :outvcm ModulotorinpinnVerilog Code:module DigitalFilter (in 2out, out, elk, clr, in;output in 2out;output 、wordsize-1:0 out;in put elk;in put elr;input in;reg in 2out;wire clk_half1, clk_half2;En dmodule同時為了直觀的觀看輸出結果，因此把輸出的數(shù)字字轉化為

3、模擬量，這里用Verilog-A做一個理想的DA轉換器。因此最好事先用Spectre仿真模擬部分，用ModelSim或Verilog-XL等仿真數(shù)字部分這里假定我們已有：1模擬部分的原理圖（包括Symbol;2 數(shù)字部分的 Verilog 代碼 QigitalFilter.v,模塊名：DigitalFilter(in2out,out,clk.clr,i n;3 數(shù)字部分的 TestBench代碼,DigitalFilter_TB.v,模塊名:DigitalFilter_TB.下圖為最終的系統(tǒng)圖：2. 創(chuàng)建數(shù)字模塊的Symbol1 新建一個 Cell, View Name 為symbol, To

4、ol: Composer-Symbol.2畫Symbol.簡單地,畫一個矩形框,添加幾個Lable,然后添加Pin.3添加Pin.左邊輸入，右邊輸出.對于多位的pin可以用如out<7:0>的樣式作 為pin的名字.注意：與模擬部分相連的多位Pin最好不要用一個pin,而要用多個 如下圖.4創(chuàng)建對應的Verilog文件.在symbol編輯器中，Design菜單->CreatCellView- >From©instance Na meCellView.會彈出的對話框,Tool/Data Type 欄選擇 Verilog-Editor,則 To View Name

5、 會變?yōu)?#169;instanceNameDiaitalFHterfunction al.點擊OK,會彈出錯誤對話框，點No.自動彈出VI編輯器，可以看到已經(jīng)生成Verilog代碼的空殼.代碼文件的路徑在VI編輯器的標題欄上.下面要做的就是把我們的數(shù)字模塊（不是 TestBe nch 的代碼填進去.如果不想用VI編輯器，也可以用其他文本編輯器.復制代碼時最好不要動自動生成的代碼.經(jīng)測試，所有代碼最好放在一個文件中這一步之后，數(shù)字部分就會有functional和symbol兩個View 。viewDig-it-TF；LUtiFuncUun&ltnngDA«lCbitfunic

6、ti.Qn alDiqltalfLltBrsywhalgorizedModulatorWd dulaUr_tE3tJit口ShfiiIdcfiM nOr ds i zc 10define afurtevt) 10rdehne aftJflrHalFl 12-Lni"Odule PigiHlF訂Ur (injtHXt，out, Gk” dr, ini;Utpot ln2UJf!output 51 cut ；LnuT- elk;lnrut clriki；reg in2aJt；kJLra clk-lmlflj clk,half?jUlf*： iftw+talH-lfOJ outKslfFL

7、lterljvLrtiwtFlltwCont；0UtHHPFLlUr2；uirs'wflrdtLze-liO out t科 Hire 9：勺 1 imlObitj" uir« 9：0 cutU out?” rwitijM4»Lgfi LnlOblt - inz"/ADCTCOLAiUlFiwl er)ka.v* 蹶L” G222C這樣基于Verilog代碼的Symbol就創(chuàng)建完了3. 創(chuàng)建理想DAC這里用Cade nee自動生成的理想DAC同步驟2,首先創(chuàng)建Symbol，如下圖:instanceNamedin<9:0> voutDAC

8、elk類似步驟 2, Design 菜單->CreatCellView->From CellView. Type 選擇©instcinceNamedin<9:0> voutDACVerilogA-Editor OK ,彈出對話框，可以直接按OK ,默認設置。ins tonuENciEEi b*rr j r /I 豈 j v j 1 4丨 口M A VQ LJ lDAC彈出新的對話框，選擇Digital to Analog Converter,然后Next。Cadence Modeh'/nler Z.28已 Models-色 Verilog-A Samp

9、le Library+ 合 Analog Models1+ 凸 Componentsi+ 也 continuous lime+ 色 Discrete Timei+ 色 Inslnnnents-色 Interface擁 Analog to Digital ConverterJ Digits to Analog Converter1+ 色 OpAmp Models i+ 也 FLL Components + 色 Sources.+ 色 System Level+ C Telecom設置位數(shù)，電壓范圍等參數(shù)。如下圖Cadence Modelwriier 2.2HU Models-合 Verilog-

10、 A Sample Library* 勺 Analog Models+ 含 Components* d CbiiUnuDus Time+ d i)tscn?te Time* d Instnimeiits-已 InterfaceA Analog to Digital ConverterDiyrtal to Analog CwverterdclaCJClOp Amp Models PLL Components Sources System Level TelecomModel Name d2a_idealNext之后,會出現(xiàn)VerilogA代碼，再Save和Fi nish。完畢。4. 創(chuàng)建頂層原理

11、圖.1新建步驟1中所說的頂層Schematic視圖,這里名為MixSim,把模擬的Symbol和上面建 立的數(shù)字塊Symbol放到新建的原理圖中，并連好線.模擬塊輸入端的激勵源都要 加上2添加數(shù)字塊的Pin.把數(shù)字塊中除了和模擬塊相連的輸入端添加Pin.這里的數(shù)字塊輸入端信號與模擬塊共用，因此沒有輸入PindrDAC丫諭 Mod ul a tor111clk_JC-i呂ltd 冋ItsmZout15. 創(chuàng)建config視圖1新建Cell,名字和步驟4中的原理圖名字一致.Tool選擇Hierarchy-Editor,則View Name 會自動為 config. OK,2在新出現(xiàn)的New Con

12、figuration窗口中View:文本框為空，填入：schematic,注 意大小寫.點擊下方的Use Template，-> Name一欄選擇:spectreVerilog, OK,3 再 OK 關閉 New Con figuratio n.點擊 Cade nee hierarchy editor窗 口的保存按鈕關閉退出New ConfigurationTop CellLibrary: |ADCTSMC018Cell: MixSim2View: |scherGlobal BindingsLibraty Li st: |mylibView List|$defaultStop List|

13、spectreverilog verilogNellistDescriptionDefault Template for spedreVerilogNote：Please remember tc replace Top 匚創(chuàng)I Library Cell and View fields with the actual names used tiyyour design4這時MixSim有兩個View: config, schematic.打開con fig,會提示打開模式直接OK,則原理圖會被打開，并可以進行修改。6. 建立仿真環(huán)境1 打開 config 視圖，菜單 Tools->A na

14、log En viro nment,打開 ADE.2 ADE,菜單 Setup->simulator, Simulator 選擇 spectreVerilog, OK.3 ADE,菜單 Setup->Stimuli->Analog,彈出 Setup窗口 ,選中 Global Sources，把電源電壓 填上，這一步和spectre一樣，另外別忘了添加模型庫.不再贅述.4添加數(shù)字塊的測試向量.ADE,菜單Setup->Stimuli->Digital,彈出VI編輯窗 口，窗口的標題欄和信息欄都有測試向量的文件路徑，可以直接修改它.系統(tǒng)自動生成了一個initial塊，

15、這個initial塊不能改動.現(xiàn)在就可以把Testbench中的代碼復 制到這個文件中了 .注意:'timescale不要復制，模塊名和端口定義不要復制，模塊 實例引用不要復制.也就是只能復制initial塊和always塊以及parameter語句.同 時注意到，系統(tǒng)生成的的initial塊中把輸入信號初始化為零，因此復制進來的語句 一定要避免在0時刻給這些信號賦值.本例數(shù)字塊的輸入與模擬塊共用，因此不用添加代碼5 打開 Config 視圖，菜單 Tools->Mix Signal Opts.,會新增加一個 Mixed-Signal 菜單欄。菜單 Mixed-Sig nal -> In terface Eleme nts -> Library 主要修改兩個參數(shù)d2a-vh , d2a-vl他們是輸出數(shù)字信號的0, 1電壓analogLibIE Library Na