SDI音頻解嵌IP模塊設(shè)計及應(yīng)用

1、單片機原理及接口技術(shù)期中論文論文題目 SDI音頻解嵌IP模塊設(shè)計及應(yīng)用 姓 名 學(xué) 號 學(xué) 院 電氣工程學(xué)院 專業(yè)班級 1 引言22 數(shù)字音視頻標準32.1 串行數(shù)字接口32.2 IIS總線協(xié)議42.3 數(shù)字音頻嵌入原理53 音頻解嵌 IP 模塊設(shè)計83.1 IP模塊總體架構(gòu)83.2時序仿真驗證114 IP 模塊應(yīng)用舉例125 結(jié)語13參考文獻14SDI音頻解嵌IP模塊設(shè)計及應(yīng)用【摘 要】針對串行數(shù)字接口 (SDI), 提出了一種基于 FPGA 的音頻數(shù)據(jù) IP 模塊解嵌方案。介紹了相關(guān)協(xié)議標準。重點介紹了音頻解嵌 IP 模塊的內(nèi)核架構(gòu)與設(shè)計過程，并給出了一個基于本 IP 模塊的 SDI 音頻

2、解嵌系統(tǒng)應(yīng)用實例。實踐證明基于本 IP 模塊的音頻數(shù)據(jù)解嵌方案能有效地從 SDI 數(shù)據(jù)流中解嵌出音頻數(shù)據(jù)， 實現(xiàn)音、視頻同步；并且本IP 模塊具有很強的通用性和可移植性，能提高設(shè)計效率，降低產(chǎn)品成本。關(guān)鍵詞：現(xiàn)場可編程門陣列；串行數(shù)據(jù)接口；SDI IP；模塊【Abstract】Specific to serial digital interface，this paper advanced a scheme of audio demultiplexing intellectualproperty module based on FPGA.。After explaining the related

3、 standard protocols， the kernel architecture of audiodemultiplexing IP module and design processing were introduced in detail. 。Finally，this paper gives an application ofaudio demultiplexing system based on IP module in serial digital interface。 It is shown through the experimental resultsthat the s

4、cheme of audio demultiplexing IP module could effectively demultiplex audio data from SDI data stream andachieve synchronization about audio and video. The IP module was provided with universality and portability ，whichcould improve design efficiency and cost reduction.?！綤ey words】: Field programmab

5、le gate Array； Audio demultiplexing； Serial digital interface ；Intellectual property module；1 引言串行數(shù)字接口（Serial Digital Interface ，SDI ）是目前演播室數(shù)字電視節(jié)目制作系統(tǒng)中應(yīng)用最廣泛的接口之一，它提供了大量的輔助數(shù)據(jù)區(qū), 可用來嵌入音頻數(shù)據(jù)以及其他有用信號。 在接收端可從 SDI 流中解嵌出音頻數(shù)據(jù)和其他輔助數(shù)據(jù) 當(dāng)前通常采用專用集成電路 （Application Specific IntegratedCircuit ，ASIC） 實現(xiàn)音頻數(shù)據(jù)的解嵌，但 ASIC

6、設(shè)計方案成本較高，靈活性較差。筆者介紹了一種基于FPGA的SDI 音頻數(shù)據(jù)解嵌IP 模塊設(shè)計方案，該IP模塊可將輸入的SDI流中的音頻數(shù)據(jù)分解出，并按照 IIS 總線格式輸出音頻數(shù)據(jù)。該方案成本較低，通用性強，只需對代碼稍作修改即可滿足不同的音頻解嵌標準。2 數(shù)字音視頻標準2.1 串行數(shù)字接口串行數(shù)字接口（SDI）是按照SMPTE，259M標準制定，SMPTE 259M中規(guī)定了 A，B，C，D 這 4 種標準，傳輸速率分別是 143 Mb/s ，177 Mb/s ，270 Mb/s，360 Mb/s，其中最常見的是標準 C，筆者主要討論標準 C，它采用單根同軸電纜串行傳送 4 ：2 ：2 未經(jīng)

7、壓縮的數(shù)字分量信號，傳輸距離約為 300 m，并可在串行數(shù)據(jù)流中嵌入 4 至 8 路音頻數(shù)據(jù)1。SDI接口的出現(xiàn)不僅大大簡化了不同格式數(shù)據(jù)之間的轉(zhuǎn)換，而且更加便于數(shù)字演播室中各設(shè)備之間的連接。同時，由于將音頻數(shù)據(jù)嵌入視頻流，并用一根電纜同時傳輸音視頻信號， 這樣就很好地解決了音視頻信號的時延差，而且簡化了周邊設(shè)備。因此 SDI 接口標準得到了世界上數(shù)字視頻設(shè)備生產(chǎn)廠商的廣泛支持大多都將 SDI 作為標準數(shù)字視頻接口，在其生產(chǎn)的視頻設(shè)備上均有 SDI 接口。2.2 IIS總線協(xié)議本 IP 模塊采用（IIS Inter-IC ，Sound）總線格式輸出音頻數(shù)據(jù)。IIS 總線是飛利浦公司制定的一種用

8、于音頻數(shù)據(jù)傳輸?shù)目偩€標準。該總線專用于數(shù)字音視頻設(shè)備之間的音頻數(shù)據(jù)傳輸，廣泛應(yīng)用在各種多媒體系統(tǒng)中。IIS 總線擁有 3 條信號線進行數(shù)據(jù)傳輸：數(shù)據(jù)時鐘線（SCLK），聲道選擇線（LRCK）和串行數(shù)據(jù)線（SDAT）其中，數(shù)據(jù)時鐘即每位音頻數(shù)據(jù)都與1 個 SCLK 脈沖相對應(yīng)，SCLK 頻率=2*采樣頻率*采樣位數(shù)；聲道選擇信號用于切換左右聲道，其頻率等于采樣頻率；串行數(shù)據(jù)2。是采用二進制補碼表示的音頻數(shù)據(jù)。有時為了使系統(tǒng)間能更好地同步，還需要另外傳輸一個系統(tǒng)時鐘信（MCLK）頻率是采樣頻率的 256 或 384 倍。一個典型的 IIS 信號如圖 1 所示。 圖 1 IIS 總線時序關(guān)系IIS總

9、線標準規(guī)定：最先傳輸高位數(shù)據(jù)，最高位數(shù)據(jù)在聲道選擇信號變化后的第 2 個數(shù)據(jù)時鐘脈沖處開始傳輸，因此最高位擁有固定的位置而最低位的位置則是依賴于數(shù)據(jù)的有效位數(shù)。聲道選擇信號表明了正在被傳輸?shù)穆暤溃?0” 表示正在傳輸?shù)氖亲舐暤赖臄?shù)據(jù)“ 1” 表示正在傳輸?shù)氖怯衣暤赖臄?shù)據(jù) 。2.3 數(shù)字音頻嵌入原理由電視原理可知，在水平和垂直消隱間隔期間掃描束進行回掃。在消隱間隔期間，數(shù)字信號并不攜帶有效視頻數(shù)據(jù)。因此可插入大量輔助數(shù)據(jù)，輔助數(shù)據(jù)被分為行輔助數(shù)據(jù)（HANC） 和垂直輔助數(shù)據(jù)（VANC）于是可將數(shù)字音頻數(shù)據(jù)按照一定格式打包，再將打包后的音頻數(shù)據(jù)填入視頻數(shù)據(jù)的輔助數(shù)據(jù)區(qū)，即實現(xiàn)了音視頻數(shù)據(jù)流復(fù)合達

10、到了音視頻信號同步傳輸目的。SMPTE 272M 標準規(guī)定 輔助數(shù)據(jù)區(qū)可容納最多 16 個通道的音頻數(shù)據(jù)，足夠滿足當(dāng)前絕大多數(shù)數(shù)字演播室的實際需要。通常將音頻數(shù)據(jù)嵌入到行輔助數(shù)據(jù)區(qū)。輔助數(shù)據(jù)以數(shù)據(jù)包的形式傳輸，每個包都帶有自身的包頭標識。中國采用的 625/50 PAL 制 4： 2 ：2 數(shù)字分量標準中規(guī)定每行數(shù)據(jù)共有 1 728 個采樣點字節(jié)，其中有效視頻采樣點總數(shù)為 1 440 Byte，數(shù)字消隱間隔中有 288 Byte。視頻行格式如圖2 所示。行消隱區(qū)的開頭和結(jié)尾各有4 Byte 的時序參考信號（Timing Reference Signal ，TRS）分別為 EAV （End of

11、 Active Video）和 SAV（Start ofActive Video）。嵌入的音頻數(shù)據(jù)放置在每行視頻行消隱區(qū)的 EAV 和 SAV 之間 并且必須緊接著 EAV 放置。AES/EBU（Audio Engineering Society/EuropeanBroadcast Union）是一種專業(yè)數(shù)字音頻接口標準，是目前廣播領(lǐng)域數(shù)字音頻的主流標準之一。AES/EBU 采用無壓縮的數(shù)字音頻格式，以單向串行碼來傳送 2 個聲道的高質(zhì)量數(shù)字音頻數(shù)據(jù)（最高 24 bit 量化），還傳送相關(guān)的控制信息 并有檢測誤碼的能力 。源音頻數(shù)據(jù)可由 AES/EBU 串行數(shù)據(jù)流形式提供，然后按照 SMPTE

12、 272M 標準格式將 AES/EBU 音頻數(shù)據(jù)重新打包，再將音頻數(shù)據(jù)包插入到每行視頻行消隱區(qū)的 EAV 和 SAV 之間，進而完成串行數(shù)據(jù)流多路復(fù)用，具體流程如圖 3 所示。AES/EBU 信號格式中的音頻幀結(jié)構(gòu)如圖 3 所示。一個 AES/EBU 幀包含 2 個 32 bit 的子幀， 192 個音頻幀作為 1 個區(qū)塊。每個子幀包含 4 bit 前置同步碼、4 bit附加數(shù)據(jù)、有效位（V）、用戶位（U）、聲道狀態(tài)位（C）和奇偶校驗位（P），每個音頻樣值既可以是 20 bit，也可以（24 bit 將 4 bit 附加數(shù)據(jù)也作為樣值），其中 4 bit 的同步碼用來標識一個新樣值的開始。同步

13、碼 表示新音Z頻塊的第 1 幀開始，同步碼表示一個塊的所有剩余X幀的開始，同步碼 表示每個 B 子幀的開始。 SMPTE 272M 標準規(guī)定的音頻數(shù)據(jù)流嵌入串行視頻流的過程如圖 3 所示。音頻數(shù)據(jù)按照 AES/EBU 標準變換成串行數(shù)據(jù)流，從串行 AES/EBU 數(shù)據(jù)流中抽取子幀（1 通路 1），放棄子幀 1 中 4 bit 前置同步碼 4 bit 、附加數(shù)據(jù)和 1 bit 奇偶校驗位，將 20 bit 音頻數(shù)據(jù)以及 V，U 和 C 位，共 23 bit， 映射成 3 個 10 bit 輔助數(shù)據(jù)字。同一個 AES/EBU 串行數(shù)據(jù)流的第 0 幀的子幀 2（ 通路 2）以相同的方式插入，第 2

14、個 AES/EBU 串行數(shù)據(jù)流的 04幀接續(xù)插入，以完成一個音頻組（4 路音頻）的插入。嵌入音頻數(shù)據(jù)的輔助數(shù)據(jù)包的格式為：3 個 10 bit輔助數(shù)據(jù)標記 ADF 字，它們的值分別為 000 3FF3FF 標志輔助數(shù)據(jù)包的開始；可選數(shù)據(jù)標識（DID），字用來定義 4 組可能的音頻通路；可選數(shù)據(jù)塊號 DBN字 用來驗證傳輸?shù)耐暾裕粩?shù)據(jù)計數(shù)（DC）字，用來指明用戶數(shù)據(jù)字數(shù)；最多 255 個 10 bit 音頻數(shù)據(jù)字以及校驗和（CS）字。對于 24 bit 的工作模式，2 個 AES1 子幀的 4 bit輔助位組成了 1 個 8 bit 字，稱為 AES1 信號的附（AUX）字。所有 AES 信號

15、的 AUX 字組成了一個擴展數(shù)據(jù)包，擴展數(shù)據(jù)包必須緊跟與之相關(guān)的音頻數(shù)據(jù)包插入輔助數(shù)據(jù)空間。另外還定義了一個音頻控制包，以傳送下列信息：音頻幀數(shù)、抽樣頻率、有效聲音通路數(shù)及每個音頻通路相對視頻的延遲時間等，音頻控制包每場只傳送一次，作為沿著第 11 行輔助數(shù)據(jù)空間出現(xiàn)的第 1 個包。這樣就完成了將 AES/EBU 串行數(shù)據(jù)流嵌入到串行數(shù)字視頻流中。3 音頻解嵌 IP 模塊設(shè)計3.1 IP模塊總體架構(gòu)本 IP 模塊總體架構(gòu)如圖 4 所示。將經(jīng)過均衡后的SDI 信號送入 IP 模塊，在 IP 模塊中首先經(jīng)過串/并轉(zhuǎn)換模塊；將串行數(shù)據(jù)流變?yōu)?10 bit 并行數(shù)據(jù)流，并解出27 MHz 并行時鐘信號

16、；然后將 10 bit 并行數(shù)據(jù)流和27 MHz 時鐘信號送入音頻解嵌模塊，完成音頻數(shù)據(jù)的解碼；最后將解嵌出的音頻數(shù)據(jù)送入 IIS 總線輸出模塊 按照 IIS 總線格式輸出 。在外部經(jīng)過均衡處理的 SDI 數(shù)據(jù)流進入 IP 模塊，首先由 IP 模塊內(nèi)的串/并轉(zhuǎn)換子模塊完成從加擾的NRZI（倒置非歸零碼）數(shù)據(jù)流里再生 270 MHz 時鐘信號 再生的 270 MHz 時鐘信號供給 NRZI 到 NRZ（非歸零碼）變換器和解擾器，同時也送到定時信號發(fā)生器，產(chǎn)生 27 MHz 并行時鐘信號3。這樣就得到了 10 bit 并行數(shù)據(jù)和 1 路 27 MHz 時鐘信號， 完成了 SDI 信號的串/并轉(zhuǎn)換

17、如圖 5 所示。音頻解嵌模塊內(nèi)核架構(gòu)如圖 6 所示。首先將串/并轉(zhuǎn)換模塊產(chǎn)生的 10 bit 并行數(shù)據(jù)流和 27 MHz 并行時鐘信號，送入解嵌模塊中的狀態(tài)控制子模塊同時輸入到狀，態(tài)控制子模塊的還有一些控制信號。如復(fù)位信號、 LOCK信號、音頻組和音頻通道選擇信號等。控制模塊狀態(tài)轉(zhuǎn)換如圖 7 a 所示。當(dāng)復(fù)位信號到來時，所有寄存器清零內(nèi)核恢復(fù)到初始狀態(tài)，當(dāng)串/并轉(zhuǎn)換模塊中的，PLL 完成對輸入信號的鎖定之后，LOCK 信號變?yōu)橛行В砻饔行У?SDI 數(shù)據(jù)流已經(jīng)完成串/并變換 可進行音頻解嵌處理。音頻組和音頻通道選擇信號是外界輸入的控制信號，可任意選擇所需要的音頻組和音頻通道。在圖 7 （a）

18、 中，在數(shù)據(jù)鎖定后進入空閑等待狀態(tài)，待出現(xiàn)行消隱區(qū)起始標志字段 EAV 時，繼續(xù)等待音頻輔助數(shù)據(jù)包的起始標志 3 個 ADF，接下來會根據(jù)接收5的不同數(shù)據(jù)包進入不同的狀態(tài)處理 由接收到的DIDByte 分別跳轉(zhuǎn)至不同的子狀態(tài)模塊 音頻數(shù)據(jù)包（ADP）擴展數(shù)據(jù)包（EDP）和音頻控制包（ACP）處理模塊的狀態(tài)轉(zhuǎn)換圖十分類似，都是分別對 DID，DBN，DC， 用戶數(shù)據(jù)字與校驗和字節(jié)依次處理 如圖 7（ b ）所示。對于音頻控制包，狀態(tài)控制模塊從包中提取出音頻采樣率編碼，并將采樣率送至 PLL 模塊或外部專用時鐘芯片，對于音頻數(shù)據(jù)包和擴展數(shù)據(jù)包 狀態(tài)控制模塊分別從包中抽取出 AES/EBU 音頻的

19、20 bit 音頻采樣數(shù)據(jù) U，V，C 3 個控制位和 4 bit 輔助數(shù)據(jù)，并依據(jù)其所屬的音頻通道，分別送給 4 個位寬為 32 bit，長度為512 Byte 以上的 FIFO。4 個位寬為 32 bit，長度為 512 Byte 以上的 FIFO主要是為了解決數(shù)據(jù)跨時鐘問題。狀態(tài)控制模塊輸出的音頻數(shù)據(jù)是按照 27 MHz 并行時鐘進入 FIFO，而 IIS總線模塊輸出音頻數(shù)據(jù)時鐘為 3.072 MHz，輸入的數(shù)據(jù)速率高于輸出的數(shù)據(jù)速率，此時必須用 FIFO 來緩存數(shù)據(jù)，平衡數(shù)據(jù)速率。在 IIS 總線模塊中，系統(tǒng)時鐘信號可由 SDI 串/并轉(zhuǎn)換模塊生成的并行時鐘分頻產(chǎn)生也可由外接的專用時鐘

20、芯片產(chǎn)生，通過對系統(tǒng)時鐘進行 4 分頻和 256 分頻，分別產(chǎn)生數(shù)據(jù)時鐘和聲道選擇時鐘，于是可將 FIFO 輸出的 3.072 Mb/s 音頻數(shù)據(jù)按照IIS 總線格式輸出。本 IP 模塊輸出的 IIS 格式數(shù)據(jù)信號。中 數(shù)據(jù)時鐘為 3.072 MHz 采樣頻率為 48 kHz 系統(tǒng)時鐘為 24.576 MHz。3.2時序仿真驗證本 IP 模塊在 Altera 公司的 EP1C6 型 FPGA 上通過了分析綜合和仿真，該模塊能夠正確實現(xiàn)音頻解嵌功能，其中 Logic Elements 的使用率為 25%左右，Memory bits 使用率為 30%左右，音頻解嵌模塊時序仿真波形如圖 8 所示。從

21、仿真波形中可看出，在復(fù)位信號 nReset 由低變，為高之后，數(shù)據(jù)鎖定信號 IsLock 也變?yōu)橛行В渲幸纛l通道（AudioChannel）和音頻組（AudioGroup）都設(shè)為00。從串/并變換模塊輸出的 27 MHz 并行時鐘信號和10bit并行數(shù)據(jù)流作為輸入信號給解嵌模塊，在 10 bit并行數(shù)據(jù)流中輔助數(shù)據(jù)空間嵌入的音頻數(shù)據(jù)為 2F9 18023F 1CB 297 23A 由FPGA內(nèi)部生成的24.576 MHz時鐘信號經(jīng)過 2，4，256 分頻后分別得到 12.288 MHz系統(tǒng)時鐘信號 （MClk） 3.072 MHz 數(shù)據(jù)時鐘（SClk）和48 kHz 左右聲道選擇時鐘（LRC

22、lk）該音頻解嵌模塊在舍棄 EAV，輔助數(shù)據(jù)包頭，校驗和字節(jié)和 SAV 后 將嵌入的音頻數(shù)據(jù)解出，并按照 IIS 總線格式輸出 滿足設(shè)計要求。4 IP 模塊應(yīng)用舉例本 IP 模塊可在多種 FPGA 器件上驗證和實現(xiàn)。筆者設(shè)計了一個基于本 IP 模塊的 SDI 音頻解嵌系統(tǒng)（圖9 ），F(xiàn)PGA 芯片采用 Altera 公司 Cyclone 系列的 EP1C6EP1C6， 內(nèi)部有 2個 PLL，可滿足 SDI 信號的輸入鎖相與6音頻解碼要求。經(jīng)過同軸電纜傳輸來的 SDI 信號受到不同程度衰減，需要通過均衡芯片對 SDI 信號進行均衡處理。本設(shè)計采用國家半 導(dǎo)體公司的 LMH0034 均 衡 芯 片

23、，LMH0034是一款支持從 143Mb/s標清信號到 1.485Gb/s高清 SDI 信號的高速率、低功耗、具有自適應(yīng)電纜長度的均衡芯片。經(jīng)過均衡后的 SDI數(shù)據(jù)流由單端信號變?yōu)椴罘中盘?，具有更強的抗干擾能力。差分 SDI 信號送入FPGA，由 IP 模塊完成音頻解嵌功能，此處采用外接時鐘芯片為 FPGA 提供 IP 模塊所需的 IIS 總線系統(tǒng)時鐘信號。IP模塊解嵌出滿足 IIS總線格式的音頻數(shù)據(jù)送入音頻數(shù)模轉(zhuǎn)換芯片 CS4391，Cirrus Logic 公司的 CS4391芯片能接收 IIS格式的音頻數(shù)據(jù)，輸出含左右聲道的模擬音頻信號。最后將模擬音頻信號送入功放模塊，完成功率放大和驅(qū)動增加后輸出立體聲。5 結(jié)語隨著數(shù)字電視的發(fā)展，視頻、音頻標準不斷更新，如果采用 ASIC 方案不僅要重新購買新型芯片而且還需重新制板，這樣大大增加了產(chǎn)品成本和延遲產(chǎn)品推出的時間，制約了產(chǎn)品的市場優(yōu)勢。本 IP 模塊通過軟件仿真和實際應(yīng)用證明，能很好地實現(xiàn)音頻解嵌功能，并完全滿足音、視頻同步要求，已經(jīng)成功應(yīng)用于地鐵列車的