共柵運算跨導放大器

1、折疊式共源-共柵運算跨導放大器姓名：劉淑杰 學號：U200714149 班級：2007級2班院系：控制系 專業(yè)：測控技術與儀器 同組人姓名：黃大龍 葛金炬目 錄1設計目標 12相關背景知識 2(1課題背景 2(2題目理解 23設計過程 33.1 電路結構設計 33.2 主要電路參數的手工推導 33.3計算DC 增益 43.4計算GBW 63.5實際計算 83.6參數驗證 104 電路仿真 114.1 用于仿真的電路圖 114.2 仿真網表 114.3 仿真波形 135 討論 15收獲和建議 16參考文獻 181設計目標設計一款折疊式共源-共柵跨導運算放大器（Design a Folded Ca

2、scode OTA），其設計指標見下表，參考電路原理圖如下圖所示，用0.35um coms工藝。CloadDC GainGBWVddIdd3pF40dB50dB300MHz3VDont Care圖： 折疊式共源-共柵跨導運算放大器設計步驟與要點：1.直流工作點的分析與設計（DC operation point design and analysis）1 假設所有的MOS管均工作在飽和區(qū)，VGS-VT=200mV，VDD=3V， VSS= 0V，計算OTA的最大輸出擺幅。2 基于0.35 um CMOS工藝，計算和設計MOS管的尺寸，使OTA電路滿足最大輸出擺幅的要求。3 以下數據可供設計參考L

3、1,2,3,4 = Lmin; Lmin= 1m。2.在HSpice電路仿真軟件，對所設計的電路進行模擬仿真與設計2相關背景知識(1課題背景共源共柵級的普及有兩個主要原因。第一個主要原因是它們由于大輸入阻抗，對單級有相當大的增益。為了得到這個高增益，與輸出節(jié)點相連的鏡像電流源可以用高質量共源共柵鏡像電流源實現。通常，得到這個高增益不會導致任何速度降低，而且有時還會提高速度。使用共源共柵級的第二個原因是它們限制了輸入驅動晶體管上的電壓。這最小化了任何短溝道效應，它在使用的晶體管溝道長度非常短的現代技術中越來越重要。折疊式共源共柵結構的運算放大器不僅能提高增益、增加電源電壓噪聲抑制能力，而且在輸出

4、端允許自補償。(2題目理解本題目要求是基于0.35umCMOS工藝，驗證一種折疊共源共柵的運算放大器的參數指標。理論計算和實際分析相結合，并用HSPICE仿真結果達到設計指標要求其電路共有八個MOS管組成，其中M1/M11/M2/M22構成折疊式差分電路，M3/M33/M1/M11構成共源共柵電路。M1是共源結構，整個電路的放大主要是由M1完成，電流源IB1做M1的有源負載；M3是共柵結構，M4做M3的有源負載。由于整個電路是對稱的，可以以半邊電路為研究對象來求解折疊式運放的小信號電壓增益。假設所有的MOS管都工作在飽和區(qū)，此時M4可以當做一個電流源，且保證VGS-VT=200mV。因此在進行

5、直流工作點分析時，要盡量調整電壓VB1,VB2，VR1來使所有的MOS的VGS-VT在200MV左右。折疊式運算放大器的一個重要特性是控制輸入共模電平接近電源供給的一端電壓。補償通過負載電容C1和C2實現，并實現主要極點補償。本題要求用0.35um的工藝，設計使所有的L都為1um。3設計過程3.1 電路結構設計圖： 折疊式共源-共柵跨導運算放大器3.2 主要電路參數的手工推導（1）計算OTA的最大輸出擺幅假設所有MOS管都工作在飽和區(qū)：最高輸出電壓：=3-0.2=2.8V最低輸出電壓： +=0.4V輸出電壓峰峰值： +=2.8V -0.4V=2.4V輸出直流電壓：2.8V-1.2V=1.6V因

6、此輸出擺幅在0.4V2.8V（2）計算和設計MOS管的尺寸工藝參數如下：真空介電常數為 相對介電常數：氧化層的厚度：電子的遷移率：空穴的遷移率：氧化層的電容為：溝道調制參數為： ，其中溝道長度L的單位為：um 3.3計算DC 增益畫出OTA等效的的小信號模型根據KCL定理可以得到關系式：把（1）式帶入下式：得到：則最后化簡的表達式為：3.4計算GBW首先計算出節(jié)點nout和n1的阻抗于是：得到表達式：3.5實際計算1）根據電路要求，要求GBW為30MHZ，即2）電壓增益要求在40DB到50DB之間，即而 所以 即：又由于在飽和區(qū)，實際存在溝道調制效應 取電流 由薩式方程可得：又因為電流 而電流

7、所以得到：3.6參數驗證經過仿真，可得到以下直流工作點的參數： ，于是因此增益為：以DB為單位： ，實際仿真結果約為43DB，有一定的波動，但出入不大。此時，單位增益帶寬為：因為沒有考慮到MOS管在高頻率的工作條件下的電容效應，理論與實際有一定的偏差，實際仿真中，得到的單位增益帶寬為：GBW=30.3M，滿足題目要求。4 電路仿真4.1 用于仿真的電路圖由于VIEWLOGIC生成的網表有些問題，所以在后面的仿真中采用直接編寫網表。4.2 仿真網表.TITLE OTA .OPTIONS LIST NODE POST .OP *電路網表*M1 6 8 10 10 P_33 L=1U W=37U M

8、11 7 9 10 10 P_33 L=1U W=37U M4 3 2 1 1 P_33 L=1U W=3.21U M41 4 2 1 1 P_33 L=1U W=3.21U M2 6 11 12 12 N_33 L=1U W=5.97U M21 7 11 12 12 N_33 L=1U W=5.97U M3 3 5 6 6 N_33 L=1U W=1.75U M31 4 5 7 7 N_33 L=1U W=1.75U Cload1 3 0 3P Cload2 4 0 3P *R1 8 13 1MEG*R2 3 13 10MEGVDD 1 0 3V VSS 12 0 0V VB1 2 0 1.

9、72V VB2 11 0 1.17V VR1 5 0 1.88V IB1 1 10 200U VIN- 8 0 DC=1.5V AC=1V 180 VIN+ 9 0 DC=1.5V AC=1V *直流仿真*.DC Vin- 0 5 0.15 *+ Vin+ 2.5V *.PRINT DC V(3 *交流仿真*.AC DEC 10 0 50MEG .PRINT AC VDB(3 VDB（4） *.LIB 'D:CMOS_035_Spice_Model.lib' TT .END 注釋：第1行.TITLE OTA為標題行；第2行.OPTIONS LIST NODE POST為可選項設

10、置，LIST打印出元件總結列表；NODE打印出元件節(jié)點表；POST 表示用何種格式儲存模擬后的數據，以便與其他工具接口； 第3行.OP 計算直流工作點；第4-15行為電路描述語句，給出8個MOS管的連接節(jié)點，L、W參數值以及電阻電容的節(jié)點和參數值；第16行VDD 1 0 3V 表示在節(jié)點1和GND之間加直流電壓3V；第17行VSS 12 0 0V表示節(jié)點12和GND之間電壓是0，即節(jié)點12的電位是0V；第18行VB1 2 0 1.72V表示在節(jié)點2和GND之間加直流電壓1.72V；第19行VB2 11 0 1.17V表示在節(jié)點11和GND之間加直流電壓1.17V；第20行VR1 5 0 1.8

11、8V表示在節(jié)點5和GND之間加直流電壓1.88V； 第21行IB1 1 10 200U表示在節(jié)點1和10之間加直流電流200uA;第22行VIN- 8 0 DC=1.5V AC=1V 180表示在節(jié)點8和GND之間加直流電壓1.5V和幅值為1V，初始相角為180度的交流電壓；第23行VIN+ 9 0 DC=1.5V AC=1V 表示在節(jié)點9和GND之間加直流電壓1.5V和幅值為1V，初始相角為0度的交流電壓；第24行.DC Vin- 0 5 0.15 電壓源Vin-從0V掃描到5V，每次增量為0.15V；第25行+ Vin+ 2.5V 接著24行，電壓源Vin+輸入直流2.5V；第26行.PR

12、INT DC V(3 V（4）打印交流分析類型的節(jié)點3，4的電壓；第27行.AC DEC 10 0 50MEG 指從0-50MHZ范圍，每個數量級取10點，交流小信號分析；第28行.PRINT AC VDB(3 VDB（4）打印交流分析類型的節(jié)點3，4的電壓，以DB單位；第29行.LIB 'D:CMOS_035_Spice_Model.lib' TT表示加入CMOS 0.35um工藝庫，存放的路徑是D:CMOS_035_Spice_Model.lib；第30行.END為結束語句。實際電路部分不需要重復。但每種仿真激勵和相關命令都要給出。4.3 仿真波形(1交流小信號分析：運放的

13、輸出端接3pF的負載電容，在電源電壓為3V，共模輸入電壓為1.5V，在運放輸入端接差分交流信號1V，兩輸入端的輸入交流信號相位相反的條件下做交流小信號分析，電路圖連接如下：小信號低頻電壓增益DC gain：低頻小信號電壓增益分析圖從圖上看出，低頻電壓增益約43DB，滿足設計要求（40DB50DB）。單位增益帶寬GBW：低頻小信號單位增益帶寬分析圖從圖上看出，0DB對應的頻率為30MHZ，很好的滿足設計要求（GBW=30MHZ）。(2直流分析:OTA最大輸出電壓擺幅：Vin+接2.5V的直流電壓，Vin-輸入端加從0.25V到5V的直流掃描電壓，仿真得到運放輸出電壓擺幅特性如圖所示：最大輸出擺幅

14、分析圖從圖上可以看出，輸出電壓擺幅是0.4V3V，與理論值0.4V2.8V有一點出入，但基本吻合。5 討論設計指標表格如下：設計指標理論值實際值DC gain4050DB43DBGBW30MHZ30MHZ輸出電壓范圍0.4V2.8V0.4V3.0V分析如下：可以看到DC增益和GBW都很好的達到要求，與理論相符。輸出最大電壓為3V，略大于理論值2.8V，也在波動范圍內。因此整個設計是滿足設計要求的。實驗出現的困難是用理論值進行仿真時，無論怎樣調節(jié)VB1，VB2，VR1的值，增益可以達到要求，但帶寬最多只有15MHZ?？紤]到理論計算時GBW直接影響W1，于是修改W1=37u，再經過調整，最終達到指

15、標，所以理論計算與實際仿真還是有一定的誤差的。調試過程中發(fā)現VB1，VB2，VR1的取值對指標影響非常大，VB1主要影響增益，VB2是反應最靈敏的，一點點改變都會造成很大的影響，所以應該先固定VB2，再調試其他，而VR1則起輔助增益和帶寬的作用，做微調用。收獲和建議（1） 個人體會報告進展到這一部分，意味著聲勢浩大的IC課程設計進入了尾聲，這個學期結束了，寒假也來臨了，心中不免頗多感觸。不光是因為這一路走的太辛苦，縱使仍有些不滿意，但也無悔了，只為自己曾經付出的努力。猶記得剛拿到這個題目時的情景，還沒有選題，同學中就籠罩著一種恐怖的氣氛，大家都在祈禱不要抽到模電的題目?？墒瞧覀兙瓦@么“不幸

16、”，看著那一長串的題目，根本不知道如何下手。說實話當時我沒有多少信心，總覺得這樣的課設都是男生大顯身手的時候。那時正值備考高峰期，而我的一門專業(yè)選修課恰好也有一份課設要完成，于是我就把IC往后推了推。這期間也零零碎碎的搜集一些資料，軟件下載、安裝，把模電，IC的書都翻出來從頭看起，甚至沖動到要熬夜把老師推薦的那本P.E.艾倫寫的CMOS模擬電路設計一書啃完，小組討論了一次，仍是一頭霧水。直到第一次去答疑，助教給了一些參考資料，才算有了一點起色，于是就著手理論計算。開始不知道要加入溝道調制的影響，計算到W2時就卡住了。我還要負責HSPICE軟件的使用,對照著HSPICE使用說明一點一點的摸索，真

17、的是從頭看起，輸入輸出，元器件，激勵源因為這種軟件以前沒怎么接觸過，上手起來不是很容易，現在想想當時不能只顧著看文字說明，根本沒有直觀感受，應該實際拿幾個例子看看，就會容易一些?？偹闶前丫W表大概樣子寫出來了，導入HSPICE進行仿真。這時出現的難題是我手上沒有關于HSPICE操作的資料，僅有的是些關于如何編寫網表的理論知識，于是向助教請教，發(fā)給我一份關鍵資料CMOS模擬集成電路設計與仿真（基本版）。就模仿著書上介紹的例子，可是一些很基礎的還是不知道，比如Vin-與Vin+輸入電壓怎么給？怎樣寫表示兩個是反向的？怎樣從圖上看出DC gain和GBW？VB1，VB2，VR1這些電壓又是多少？沒有辦

18、法了，只好臨時向第九題的助教請教（我們助教當時有事），也謝謝他抽空給我解答。進展到這里看似就比較順利了，圖形出來了，指標也讀出來了。但是問題又來了，怎樣調VB1，VB2，VR1的值都達不到帶寬要求，最后只好改W1的值。開始調試也沒有經驗，胡亂修改，總想著哪次碰到就調好了，殊不知這是最沒有效率的方法。應該一個一個的調試，從變化最大的那個開始。熬到兩點終于把參數調出來，指標完成的很好，只是W1修改的跟理論值有些出入。寫了這么多只是想把自己這一路的點滴記錄下來，當然不能表達完整，有時候困擾的不是技術上的難題，更多的是心里上的掙扎。比如看到周圍同學都在著手微機原理，自控原理這些關鍵科目的學習，我卻呆在寢室把軟件拆了又裝，周圍組都是男生出面，我們組卻要女生挑大梁，甚至自己起著領頭的作用。還好隔壁班的一位同學也是唱獨角戲，于是就跟他一起合作，共同解決了不少問題。關于這次IC課設自己的收獲，我想有二點：一是通過自己的努力解決了一個實際問題，完成一個從0到1的跨越，一次自我的挑戰(zhàn)；二是對于CMOS設計方法有了一些了解，揭開了它神秘的面紗，不再覺得恐懼；對于一些通用的課題研究方法有了切身的體會，為以后的學習提供寶貴的經驗。至于建議，只是覺得課程設計安排的時間不是很合理，但這恰恰也是一個大的考