新型DVB-C信道編碼、中頻調(diào)制的全數(shù)字實(shí)現(xiàn)

1、    新型DVB-C信道編碼、中頻調(diào)制的全數(shù)字實(shí)現(xiàn)        陳守金, 于鴻洋, 葛錦環(huán) 時間:2008年05月30日     字 體: 大 中 小        關(guān)鍵詞:<"cblue" " target='_blank'>內(nèi)插<"cblue" " targ

2、et='_blank'>DVB-C<"cblue" " target='_blank'>信道編碼<"cblue" " target='_blank'>調(diào)制信號<"cblue" " target='_blank'>星座映射            摘要: 提出了如何在FPGA上實(shí)現(xiàn)<

3、;"cblue" " title="DVB-C">DVB-C的<"cblue" " title="信道編碼">信道編碼和中頻調(diào)制，概述了實(shí)用的編碼調(diào)制的技術(shù)難點(diǎn)及其改進(jìn)，闡述了各個關(guān)鍵模塊的實(shí)現(xiàn)方法和性能指標(biāo)，給出了整個模塊的綜合測試和仿真指標(biāo)。關(guān)鍵詞: 有線數(shù)字視頻廣播(DVB-C) 數(shù)字控制震蕩(NCO) Nyquist濾波器 半帶濾波器 級連積分梳妝(CIC)濾波器 反SINC濾波器 等波動最優(yōu)設(shè)計 規(guī)則有符號數(shù)(CSD) 相位鎖定環(huán)(PLL) 正交幅度調(diào)制(QAM) 現(xiàn)

4、場可編程門陣列(FPGA) 傳輸流(TS) 程序參考時鐘(PCR) <"cblue" " title="星座映射">星座映射 里德-索羅蒙(RS)編碼有線數(shù)字電視信道編碼和調(diào)制的傳統(tǒng)實(shí)現(xiàn)方式是將成型濾波輸出的數(shù)據(jù)經(jīng)過D/A變換后與外部的正交<"cblue" " title="調(diào)制信號">調(diào)制信號相乘得到基帶的中頻調(diào)制。由于在外部要產(chǎn)生嚴(yán)格正交的調(diào)制信號需要額外的電路，同時模擬器件溫差特性會破壞它們嚴(yán)格的正交性，難以調(diào)試。本文采用圖1的全數(shù)字實(shí)現(xiàn)方案。該方案采用數(shù)字信號直接

5、合成(DDS)技術(shù)產(chǎn)生正交信號，實(shí)現(xiàn)基帶的中頻調(diào)制。在DVB-C標(biāo)準(zhǔn)中，從復(fù)用器出來的TS流速率是連續(xù)可變的，而要求調(diào)制輸出的是中頻固定的基帶調(diào)制信號，所以必須實(shí)時檢測TS碼流的速率，計算并補(bǔ)償數(shù)字控制震蕩器(NCO)的頻率控制字，使得NCO輸出穩(wěn)定的正交調(diào)制信號。而基于本地時鐘的可配置PLL，可以配置PLL的鏈路來實(shí)時產(chǎn)生所需的各級時鐘，因此各個模塊間具有嚴(yán)格的同步性，保證了模塊間正確的時序，首先輸入的TS碼流進(jìn)入緩沖器和變換模塊，和可配置PLL一起保證了與內(nèi)部信道編碼時鐘的同步，TS碼流也變換為連續(xù)的無縫隙碼流。由于DVB-C收端的數(shù)字機(jī)頂盒在64QAM下接受符號率范圍在3M7Mbps(T

6、S比特流18M42Mbps)，所以在中頻調(diào)制部分經(jīng)過固定32倍<"cblue" " title="內(nèi)插">內(nèi)插后的速率變化范圍就是96M224Mbps，而一般FPGA芯片系統(tǒng)時鐘可以工作在250M300MHz，但是在代碼綜合后一般只能工作在180MHz以下。所以對中頻調(diào)制部分的CIC濾波器內(nèi)插因子設(shè)為3倍或者4倍可調(diào)，總的內(nèi)插倍數(shù)為24或者32，對3M7Mbps的符號率分為兩段， 當(dāng)符號率低于4Mbps時，CIC濾波器內(nèi)插因子設(shè)為4倍；當(dāng)符號率高于4Mbps時， CIC濾波器內(nèi)插因子設(shè)為3倍。這樣經(jīng)過內(nèi)插后的速率變化范圍分別為96M

7、128Mbps和96M168Mbps，這樣既可以滿足NCO的輸入頻率大于產(chǎn)生的正交信號頻率2.5倍以上，又可以降低FPGA的系統(tǒng)工作頻率。這種可變內(nèi)插因子和實(shí)時補(bǔ)償NCO頻率控制字的實(shí)現(xiàn)方法避免了符號率過高而要求過濾TS碼流空包來降低中頻調(diào)制速率的麻煩，而且因為空包過濾涉及到PCR(程序參考時鐘)修改和調(diào)整后的TS流速率不確定帶來的難以與內(nèi)部系統(tǒng)時鐘同步的問題。這樣充分利用了FPGA的可配置特性對DVB-C信道編碼和中頻調(diào)制進(jìn)行全數(shù)字化處理，在提高集成度的同時也降低了實(shí)現(xiàn)的復(fù)雜性。1 TS流信道編碼信道編碼部分參照DVB-C標(biāo)準(zhǔn)，TS流首先輸入環(huán)行緩沖器，進(jìn)行碼率變換和幀檢測。當(dāng)碼率過低或過高

8、時造成下溢出和上溢出，指示溢出錯誤；當(dāng)檢測沒有TS流輸入時，自動切換到空包發(fā)送狀態(tài)，以維持調(diào)制器正常和收端機(jī)頂盒解調(diào)器的鎖定。隨后送給能量擴(kuò)展器，RS編碼和交織，完成序列的隨機(jī)化和前向糾錯編碼(FEC)。交織部分進(jìn)一步打亂碼流的突發(fā)錯誤。在星座映射和差分編碼部分,把字節(jié)并行數(shù)據(jù)流轉(zhuǎn)換為調(diào)制所需的符號流，在M-QAM調(diào)制下，一個符號對應(yīng)的比特數(shù)為m=log2M，當(dāng)M為16,32,64,128,256，則m為4,5,6,7,8；碼流變換是在控制器的控制下，根據(jù)設(shè)置取相應(yīng)的m值;得到符號流后對高兩位進(jìn)行差分編碼，以解決四重相位模糊問題。映射是在一定的映射邏輯下，把原始符號與星座圖上某一位置的星座點(diǎn)聯(lián)

9、系起來，而該點(diǎn)在正交，同相兩軸上的坐標(biāo)值即為映射結(jié)果(自然碼)，兩正交軸上的自然碼輸出值即為I、Q基帶信號。為了得到優(yōu)良的調(diào)制信號，星座點(diǎn)之間的最小間距應(yīng)盡可能取大，但同時又受到成形濾波器輸入比特數(shù)的限制，不可能取很大的輸入寬度，否則濾波器的資源占用量將急劇上升。要求星座圖是可變的，而系統(tǒng)中的成形濾波器數(shù)據(jù)輸入寬度一般是固定的，所以應(yīng)選取一個合適的映射結(jié)果集合，以利用成形濾波器的計算精度。以下給出用5bit表示的M-QAM，使從16QAM到256QAM的情況都能較好地利用成型濾波器的計算精度：16QAM：±5，±15，32QAM：±3,±9,±

10、15； 64QAM：±2,±6,±10,±14；128QAM：±1,±3,±5,±7,±9,±11；256QAM：±1,±3,±5,±7,±9,±11,±13,±15。本文主要針對64QAM進(jìn)行了論述，筆者對映射的星座坐標(biāo)采用補(bǔ)碼表示，以方便后面濾波器的運(yùn)算處理。2 中頻調(diào)制2.1 2倍采樣率奈奎斯特濾波器星座映射得到的5位寬的數(shù)據(jù)進(jìn)入奈奎斯特(Nyquist)濾波器，由于DVB-C標(biāo)準(zhǔn)規(guī)定的平方根升余弦濾波器的滾降

11、系數(shù)a為0.15，通帶紋波小于0.4dB,阻帶衰減大于43dB。在Matlab工具下采用等波動分段加權(quán)最優(yōu)濾波器設(shè)計法，設(shè)計了2倍采樣率fs，歸一化后的Wp(通帶截止頻率即濾波器幅頻下降到-3dB)為0.5，Ws(阻帶開始頻率)為0.575， 分段加權(quán)為三段加權(quán)：通帶加權(quán)系數(shù)為0.977 45，過渡帶加權(quán)為9.774 5e-005，阻帶加權(quán)為1；得到了通帶紋波小于0.006 089 1dB，阻帶衰減大于67.677dB,階數(shù)為96，97個抽頭系數(shù)且奇對稱的根升余弦濾波器。采用系數(shù)奇對稱是為了保證有限沖擊響應(yīng)濾波器(fir)具有嚴(yán)格的線性相位。系數(shù)進(jìn)行14bit量化后，通帶紋波小于0.077 5

12、27dB，阻帶衰減大于61.115dB,如圖2。量化后的系數(shù)如下，由于對稱性只給出前49個：-2,-2,1,0,-3,-2,3,0,-5,0,4,-3,-6,4,5,-9,-5,12,2,-17,1,19,-6,-23,12,22,-21,-20,29,11,-41,2,51,-25,-64,57,76,-106,-88,174,98,-278,-107,450,113,-826,-118,2593, 4216。對Nyquist濾波器量化后的系數(shù)編寫了Verilog代碼。該濾波器的輸入數(shù)據(jù)寬度為5bit，濾波輸出數(shù)據(jù)寬為14bit。采用fir直接實(shí)現(xiàn)結(jié)構(gòu)，為提高代碼的運(yùn)算速率，在分級求和中的每

13、一級使用了寄存器；為減小在運(yùn)算時溢出精度，內(nèi)部乘積的寬度為19bit，求和寬度為26bit。對該設(shè)計Verilog代碼在modelsim Se 5.8 下仿真，輸入5位寬的隨機(jī)數(shù)，仿真輸出得到的數(shù)據(jù)在matlab下調(diào)用，得到幅頻特性，如圖3，可以看到該濾波器的頻譜特性非常理想(注：圖2在0歸一化，圖3在02歸一化)。 在quartus 4.1環(huán)境下，調(diào)用器件為stratix ep1s25f780c05的庫,經(jīng)過綜合后該代碼需要4300 LE(logic element),約77 400 邏輯門；由于要對星座映射后得到的I路和Q路正交信號分別濾波，而2倍采樣率濾波器為上采樣，在輸入數(shù)據(jù)間進(jìn)行了插

14、零，所以實(shí)際的濾波器運(yùn)算在每個時鐘下只利用了一半的抽頭系數(shù)，因而可以將IQ兩路合為一路，用一個濾波器實(shí)現(xiàn)IQ兩路濾波，其實(shí)現(xiàn)框圖如4。從圖4中可以看到，乘和運(yùn)算ab兩部分對按序移入97個寄存器的偶數(shù)和奇數(shù)部分的數(shù)據(jù)分別進(jìn)行計算。用IQ_syn作為選擇信號，當(dāng)其為0時，將乘和運(yùn)算a部送給I路， 將乘和運(yùn)算b部送給Q路，而當(dāng)它為1時，將乘和運(yùn)算a部送給Q路， 將乘和運(yùn)算b部送給I路，這樣經(jīng)過IQ合路共用一個Nyquist濾波器，修改后的代碼經(jīng)過仿真，性能不變，綜合后大約4 700LE，只增加約300LE，大大節(jié)約了硬件資源。同理后面的兩個半帶濾波器也進(jìn)行了復(fù)用，進(jìn)一步節(jié)約了硬件資源。2.2 2個級

15、連2倍采樣率半帶濾波器由于Nyquist濾波后的信號要與NCO產(chǎn)生的正交信號相乘，信號必須在數(shù)字域中內(nèi)插與產(chǎn)生正交信號的NCO輸入速率相一致，參照一些文獻(xiàn)介紹的內(nèi)插濾波器設(shè)計，采用級連兩個半帶濾波器，以及3或4個級聯(lián)積分梳妝(CIC)濾波器，在實(shí)現(xiàn)復(fù)雜度和性能上是一種比較好的實(shí)現(xiàn)方式。根據(jù)半帶濾波器的特性：第一個2倍內(nèi)插半帶濾波器的設(shè)計參數(shù)：Wp為0.25，Ws=-Wp=0.75(由于前面Nyquist濾波器作了2倍采樣，所以歸一化通帶頻率為：(1/2)*(1/2)， 通帶紋波為0.01dB，采用等波動最小階設(shè)計法，得到14階、15個抽頭系數(shù)中心對稱的半帶濾波器。實(shí)際上半帶濾波器有一半系數(shù)為零

16、，所以只需要其一半的乘加器，對系數(shù)14bit量化，其值為h:-31，0，168，0，-593，0，2 502，4 096，2 502，0，-593，0，168，0，-31，得到幅頻特性如圖5(b) ，阻帶外衰減大于65dB。對量化后半帶濾波器系數(shù)編寫Verilog代碼，在modelsim Se 5.8下仿真，輸入14位寬的隨機(jī)數(shù)，仿真輸出得到的數(shù)據(jù)在Matlab下調(diào)用，其濾波后的幅頻特性如圖5(a)；由于半帶濾波的輸入14bit寬，所以內(nèi)部乘積為28bit寬，求和為32bit寬，Verilog代碼經(jīng)過綜合后約需要930 LE，約16740邏輯門。同理第二個半帶濾波器的設(shè)計參數(shù)：Wp為0.125

17、，Ws=0.875，通帶紋波為0.01dB， 得到最小6階，7個抽頭系數(shù)， 對系數(shù)14bit量化，其值為h：-288，0，2 334，4 098，2 334，0，-288，阻帶外衰減大于60dB；對實(shí)現(xiàn)的Verilog代碼經(jīng)過綜合后約需要476LE，約8568 邏輯門(注：圖5(b)在0歸一化，圖5(a)在02歸一化)。2.3 級連型積分梳妝(CIC)濾波器因CIC濾波器就是級連簡單整系數(shù)矩形窗濾波器，它的系數(shù)全為整數(shù)1，其階數(shù)與轉(zhuǎn)換因子R一致，所以CIC濾波器的系統(tǒng)函數(shù)為：,頻率相應(yīng)為：。這里分別給出轉(zhuǎn)換因子為3和4的頻譜，如圖6(注:圖6在02歸一化)。可以看到帶外抑制分別為38dB、45

18、dB，因為在CIC濾波前，已經(jīng)作了8倍內(nèi)插，當(dāng)轉(zhuǎn)換因子為3的3倍內(nèi)插時，可以看到在通帶(1/8×1/3=0.041 7)內(nèi)，其頻譜傾斜小于0.25dB；當(dāng)轉(zhuǎn)換因子為4的4倍內(nèi)插時，可以看到在通帶(1/8×1/4=0.031 3)內(nèi)，其頻譜傾斜也小于0.25dB，而DVB-C標(biāo)準(zhǔn)中允許的帶內(nèi)波動小于0.4dB。因此，CIC濾波所引起的通帶傾斜在可接受的范圍，不必進(jìn)行CIC濾波補(bǔ)償。2.4 數(shù)字壓控振蕩器(NCO)和實(shí)時相位補(bǔ)償計算經(jīng)過CIC濾波后出來的IQ兩路符號速率被內(nèi)插到原始符號速率的24倍或者32倍，該速率與NCO的系統(tǒng)速率一致。該信號與數(shù)字壓控振蕩產(chǎn)生的正交信號相乘，

19、產(chǎn)生了正交的調(diào)制到中頻的數(shù)字信號。這里數(shù)字壓控振蕩器產(chǎn)生正交信號的原理就是通常的數(shù)字信號直接合成(DDS)技術(shù)。由于輸入的符號率是可變的，所以送給NCO的系統(tǒng)時鐘也可變，并由可編程的PLL(相位鎖定環(huán))根據(jù)輸入符號率調(diào)整，包括對CIC內(nèi)插倍數(shù)的控制，使得NCO的輸入時鐘始終滿足工作要求，同時控制NCO的頻率相位控制字來達(dá)到輸出穩(wěn)定的中頻。其原理框圖見圖1。其補(bǔ)償?shù)南辔豢刂谱謎nc_phase(16位寬)的計算原理如下：inc_phase=(2N×Fm)/fs； fs=Fts×(8/M)×K×L在這里，N為相位控制字的字寬16，F(xiàn)m為NCO輸出的正交信號的

20、頻率，需要調(diào)制輸出的中頻為36.65MHz, fs為NCO工作的系統(tǒng)頻率，F(xiàn)ts為TS輸入的字節(jié)速率，M為相應(yīng)的2M正交幅度調(diào)制(QAM)，K為CIC濾波前內(nèi)插因子為8，L為CIC的內(nèi)插轉(zhuǎn)換因子為3或者4；假設(shè)M為6，L為4，將以上的值代入可得以下的公式：inc_phase=(56 294)/Fts; Fts的速率為2.25M5.25Mbps，取小數(shù)位寬為10位，整數(shù)位寬為3位，共13位寬度，即表示誤差為1kHz以下。在做除法運(yùn)算時，被除數(shù)放大 210與除數(shù)對齊，其輸出中頻誤差小于1kHz，滿足實(shí)際應(yīng)用對中頻調(diào)制器的要求。在Fts的計算當(dāng)中，筆者采用本地產(chǎn)生的1kHz信號作為TS輸入時鐘的計數(shù)

21、使能信號，計數(shù)精度小于1kHz，其計數(shù)器的寬度等于上面除法寬度，為13位，將得到的值與(56 294×210位寬為26位無符號數(shù))相除，得到的商從低位向高位取16位，送給inc_phase，作為中頻補(bǔ)償值。同理 L3，用以下式子inc_phase=(42221)/Fts計算，得到的值作為中頻補(bǔ)償值。2.5 反SINC濾波器當(dāng)數(shù)字信號要變回模擬信號、送給D/A變換器時，由于數(shù)模轉(zhuǎn)換器的采樣和零階保持帶來SINC效應(yīng)，改變了在通帶內(nèi)頻譜特性，所以在送給D/A轉(zhuǎn)換前，要做相應(yīng)的反SINC濾波。調(diào)制信號的表示：S()=S()e-j/2;S()=sin(/2) /(/2)；=/Ts; 是采樣脈

22、沖寬度；Ts=1/fs=2/s是采樣周期; 通常=Ts,因此有：S()=sin(Ts/2)/(Ts/2)e-jTs/2= sinc(Ts/2)e-jTs/2。反SINC頻譜函數(shù)為：|H()|=1/|sinc(Ts/2)|,0s/2。選擇頻率補(bǔ)償范圍為：DC0.4fs;紋波系數(shù)0.01dB,設(shè)計了一個11階的濾波器，其系數(shù)做13比特量化，即：-8，32，-90，206，-609，6304，-609，206，-90，32，-8，可以把系數(shù)放到matlab里面看它的頻譜特性。3 控制部分整個控制部分包括：(1)對輸入TS流的速率檢測；(2)實(shí)時計算可配置PLL的鏈路數(shù)據(jù)，輸出系統(tǒng)所需要的分配時鐘；(

23、3)調(diào)整補(bǔ)償?shù)念l率控制字給NCO，使得輸出穩(wěn)定的中頻正交信號；其中(1)、(3)部分上面已經(jīng)介紹。對(2)部分，系統(tǒng)工作需要的各個同步時鐘包括：信道編碼時鐘、星座映射時鐘、后面的多級內(nèi)插濾波用的時鐘(Nyquist濾波時鐘，兩個半帶濾波時鐘，CIC濾波時鐘)。對于信道編碼時鐘，假定輸入的TS包是204字節(jié)，那么在RS編碼時就不用進(jìn)行碼率變換；對于星座映射時鐘，因映射點(diǎn)數(shù)的變化，致使碼率發(fā)生變化，時鐘也相應(yīng)發(fā)生變化。對于后面的多級內(nèi)插濾波用的時鐘，它們和星座映射時鐘構(gòu)成簡單整數(shù)倍關(guān)系，倍數(shù)由內(nèi)插倍數(shù)決定。在復(fù)位后，首先計算TS流時鐘，用得到的該數(shù)據(jù)去初始化PLL的各級時鐘鏈路，完成后即得到了系統(tǒng)

24、內(nèi)部需要的工作時鐘。這里筆者調(diào)用了FPGA專用庫(stratix ep1s25f780c05的庫)的可配置PLL，詳細(xì)使用可以參照Altera 公司的技術(shù)手冊和幫助文檔。4 整個模塊的仿真、綜合和調(diào)試這里對整個模塊作了前后仿真,將所寫的各個模塊的Verilog代碼聯(lián)合測試仿真,測試是在modsim 5.8se環(huán)境下進(jìn)行的,前級濾波器輸入的數(shù)據(jù)是5bit隨機(jī)數(shù),周期是320ns,經(jīng)過32倍內(nèi)插,變?yōu)?0ns,濾波器輸出速率變?yōu)?00MHz/s,等于NCO的系統(tǒng)時鐘頻率,這樣兩路IQ信號可以直接與NCO輸出的正余弦相乘,相加(注意實(shí)際使用的D/A器件有接受有符號數(shù)據(jù)和無符號數(shù)據(jù)區(qū)分，所以需在送給D

25、/A之前轉(zhuǎn)換一致,本文使用14寬的，AD公司的可以轉(zhuǎn)換有符號數(shù)的芯片，所以與本文數(shù)據(jù)格式一致，不用轉(zhuǎn)換到無符號格式)，將仿真的輸出數(shù)據(jù)在Matlab下分析頻譜,如圖7。系統(tǒng)速率是100MHz, 調(diào)制中頻是36.65MHz，其中基帶比特速率18.75Mbps,基帶經(jīng)過64QAM映射后符號率是3.125Mbps。從圖7中可以看到,超外帶寬(加上0.15滾降)是3.59375MHz,有效超外帶寬(為超外帶寬一半)是1.796875MHz。進(jìn)行了32倍內(nèi)插后，大大壓縮了有效帶寬，這樣7MHz以下的符號率就可以容易地調(diào)制到中頻上。從圖7中可以看到,基帶信號在分級內(nèi)插下如何提高到與調(diào)制信號一樣的速率，最(

26、接上頁)終經(jīng)過NCO調(diào)制后,可以看到信號頻譜從基帶搬到了所要求的中頻點(diǎn)，整個基帶信號帶外抑制大于50dB，很好地抑制了鏡像頻譜，可以滿足大多數(shù)的調(diào)制系統(tǒng)要求。本文比較全面地論述了DVB-C的信道編碼和調(diào)制方面的細(xì)節(jié)和難點(diǎn)，重點(diǎn)放在了中頻調(diào)制部分，在對整個代碼作綜合后，需要11 000個左右LE。要整個符號率都能調(diào)制，NCO后端速率高于168MHz/s；筆者對代碼進(jìn)行了優(yōu)化，例如對CIC濾波器中的多級求和抽取加入了寄存器和對反SINC濾波器系數(shù)采用CSD表示，用簡單的移位加法代替乘法運(yùn)算，綜合后速率可達(dá)182MHz/s,這樣整個DVB-C的符號率都可以調(diào)制。經(jīng)過EFA的QAM分析儀測試，指標(biāo)優(yōu)于現(xiàn)在同類產(chǎn)品。不足之處是在使用FPGA的PLL時，有些時鐘速