EDA技術(shù)實(shí)用教程期末考試(共23頁)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上一 填空題1.術(shù)語CPLD表示什么意思?(a) (a)復(fù)雜可編程邏輯器件； (b)組合可編程邏輯器件；(c)組合可編程局部器件。2.術(shù)語FPGA表示 (b)(a)正規(guī)的可編程門陣列；(b)現(xiàn)場可編程門陣列；(c)有限可編程門陣列。3.術(shù)語HDL代表(a) (a)硬件描述語言； (b)美元崇拜者； (c)硬件開發(fā)語言； (d)高級設(shè)計(jì)語言。4.關(guān)于自上而下的EDA設(shè)計(jì)，選擇所有正確的說法。(abcdef)(a)可做到更好的資源分配；(b)使得每一個小的功能模塊可以被單獨(dú)仿真；(c)加速仿真；(d)使器件的行為建模更容易；(e)導(dǎo)致一個低功耗的設(shè)計(jì)；(f)可在設(shè)計(jì)組的各成

2、員之間有效地分割一個設(shè)計(jì)項(xiàng)目5.測試的1010規(guī)則是（C ）。(a)應(yīng)該每10天測試10次。(b)對于設(shè)計(jì)的每個10的部分應(yīng)該進(jìn)行10次測試。(c)測試電路的規(guī)模不應(yīng)超過整個電路規(guī)模的10，而且設(shè)計(jì)和調(diào)試測試電路所占用的時間不應(yīng)超過設(shè)計(jì)和調(diào)試原電路所用時間的10。6.術(shù)語“功能仿真”的含義是(a)(a)仿真一個設(shè)計(jì)的功能如何，而不關(guān)心其定時；(b)仿真一個設(shè)計(jì)的功能等效性；(c)仿真設(shè)計(jì)所代表的精確功能；(d)仿真一個設(shè)計(jì)的功能和時間特性。7.VHDL程序輸入方法主要有（原理圖輸入法），（文本輸入法）和（參數(shù)化宏功能塊LPM設(shè)計(jì)法）8.下列說法正確的是（a，c）(a)進(jìn)程的啟動必須有敏感信號；

3、(b)進(jìn)程語句process 必須有敏感信號列表；(c)進(jìn)程可以用wait語句啟動；(d)進(jìn)程中的語句順序顛倒一下不會改變所描述電路的功能9.VHDL用于綜合的數(shù)據(jù)類型主要有（標(biāo)量）型、復(fù)合型和子類型，其中第一種類型包括所有的簡單類型如（整數(shù)型）、（實(shí)數(shù)型）、（枚舉型）等10.VHDL中的數(shù)據(jù)對象有（信號）、（變量）、（常量）三種，端口屬于（信號）。11.下列有關(guān)時鐘上升沿觸發(fā)的描述正確的是（a,d,e）。(a)clockevent and clock=1；(b)not clockstable and clock=0；(c)clockevent； (d)clockevent and(clock

4、last_lalue=0)；(e)rising_edge(clock)。12.下列有關(guān)時鐘高電平觸發(fā)的描述正確的是（a,b）。(a)clock =1；(b) clockevent and(clock =)；(c) rising_edge(clock)。13.有限狀態(tài)機(jī)根據(jù)輸出方式不同分為（moore）型和（mealy）型，其差別在于（moore型FSM輸出只與當(dāng)前狀態(tài)有關(guān)，而mealy型輸出與當(dāng)前狀態(tài)和當(dāng)前輸入都有關(guān)）14.常用的設(shè)計(jì)庫有（IEEE）、（STD）、（WORK）。其中（WORK等）是顯式的，在編程時無需用(use)語句打開。15、術(shù)語“時序仿真”表示什么意思?（a）(a)一個過程

5、，它著眼于某個同步設(shè)計(jì)并確定其最高工作頻率，該頻率不違反任何建立和保持時間；(b)一種包括了定時延時的仿真；(c)一個過程，它著眼于某個異步設(shè)計(jì)并調(diào)整所有處于臨界的路徑，以使得它們在一定的時間約束范圍以內(nèi)。16、對于下面的說法選擇真或假： (a)總線競爭能降低設(shè)計(jì)在其整個壽命時限范圍內(nèi)的可靠性。 (b)如果總線競爭不能全部消除，那也應(yīng)該把它最小化。17、對于下面的說法選擇真或假： (a)懸浮總線能產(chǎn)生信號噪聲。(b)懸浮總線能引起額外的功率損耗。 (c)應(yīng)該在設(shè)計(jì)中避免懸浮總線。18、綜合軟件的功能：(a)將一個低級別的設(shè)計(jì)描述轉(zhuǎn)換為一個功能上等效的高級別的設(shè)計(jì)描述；(b)將一個用某一種HDL

6、語言描述的設(shè)計(jì)轉(zhuǎn)換為一個等效的用另一種HDL語言描述的設(shè)計(jì)；(c)從一個設(shè)計(jì)描述中產(chǎn)生一組測試向量；(d)從一個功能上等效的、高級別的設(shè)計(jì)描述中產(chǎn)生一個低級別的設(shè)計(jì)描述。19、EDA設(shè)計(jì)輸入方式主要包括（文本輸入）、（圖形輸入）和（波形輸入）三種。20、EDA的設(shè)計(jì)驗(yàn)證包括（功能仿真）、（時序仿真）、（硬件測試）三個過程。21、當(dāng)前最流行并已成為IEEE標(biāo)準(zhǔn)的硬件描述語言包括（VHDL）和（Verilog HDL）。22、將硬件描述語言轉(zhuǎn)化為硬件電路的重要EDA軟件稱為（綜合器）。23、 VHDL用于綜合的數(shù)據(jù)類型主要有（標(biāo)量）型、復(fù)合型和子類型，其中第一種類型包括所有的簡單類型如（整數(shù)型）、

7、（實(shí)數(shù)型）、（枚舉型）等。24、 VHDL中的數(shù)據(jù)對象有（信號）、（變量）、（常量）三種，端口屬于（信號）。25、 QuartusII支持（圖形）、（文本）、（波形）等不同源程序輸入方式。26、 maxplus2max2libprim是QuartusII的（基本）元件庫，包括（門電路）、（觸發(fā)器）、（輸入）、（輸出）、電源等基本元件。27、 maxplus2max2libmf是Max+plusII的（老式宏函數(shù)）元件庫，包括（加法器）、（編碼器）、（譯碼器）、（計(jì)數(shù)器）、移位寄存器等74系列基本器件。28、 maxplus2max2libmega_lpm是QuartusII的（參數(shù)可設(shè)置宏功能

8、）元件庫，包括參數(shù)可設(shè)置的（ROM）、（計(jì)數(shù)器）等元件。29、VHDL的過程分為（過程首）和（過程體）兩部分，調(diào)用前必須將它們裝入（程序包）中。30、VHDL的函數(shù)分為（函數(shù)首）和（函數(shù)體）兩部分，調(diào)用前必須將它們裝入（程序包）中。31、 在QuartusII集成環(huán)境下可以執(zhí)行（creat symbol files for current file）命令，為通過編譯的圖形或文本文件產(chǎn)生一個元件符號，該元件符號可以被其它圖形或文本文件（調(diào)用），以實(shí)現(xiàn)多層次的系統(tǒng)電路設(shè)計(jì)。32、 在初次安裝QuartusII軟件后的第一次對設(shè)計(jì)文件的編程下載時，需要選擇的 ByteBlaster(MV)編程方式對

9、應(yīng)計(jì)算機(jī)的(并行或LPT)口作為編程下載通道,“MV”是(混合電壓)的意思。33、 層次化設(shè)計(jì)是將一個大的設(shè)計(jì)項(xiàng)目分解為若干個子項(xiàng)目或若干個層次來完成、先從（底）層的電路設(shè)計(jì)開始,然后在（高）層次的設(shè)計(jì)中逐級調(diào)用(低)層次的設(shè)計(jì)結(jié)果,直至完成系統(tǒng)設(shè)計(jì)。34、 VHDL設(shè)計(jì)實(shí)體的基本結(jié)構(gòu)包括（庫）、（程序包）、（實(shí)體）、（結(jié)構(gòu)體）等部分。35、（實(shí)體）和（結(jié)構(gòu)體）是VHDL設(shè)計(jì)實(shí)體的基本結(jié)構(gòu)，它們可以構(gòu)成最基本的VHDL程序。 36、在VHDL的端口說明語句中，端口方向包括（IN）、（OUT）、（INOUT）和（BUFFER）。37、VHDL的數(shù)據(jù)對象包括（信號）、（變量）和（常量），它們都是用

10、來存放各種類型數(shù)據(jù)的容器。38、 VHDL的并行語句在結(jié)構(gòu)體中的執(zhí)行方式是（并行）的，其執(zhí)行方式與語句書寫的順序無關(guān)。39、 VHDL的PROCESS是由（順序）（順序/并行）語句組成的，但其本身卻是（并行）（順序/并行）語句。40、 VHDL的子程序有（過程）和（函數(shù)）兩種。41、一般EDA技術(shù)的發(fā)展分為（CAD）、（CAE）、（EDA）三個階段。42、基于EPROM、EEPROM和快閃存儲器件的可編程器件的編程信息在斷電后（不會）（填會/不會）丟失。43、基于SRAM結(jié)構(gòu)的可編程器件的編程信息在斷電后（會）（填會/不會）丟失。44、CPLD器件中包含三種可編程結(jié)構(gòu)（可編程邏輯宏單元LMC）

11、、（可編程I/O單元IOB）、（可編程內(nèi)部互聯(lián)PIA）。45、FPGA器件中包含三種可編程結(jié)構(gòu)（嵌入式陣列塊LAB）、（I/O單元IOC）、（快速通道FastTrack）。46、指定設(shè)計(jì)電路的輸入輸出端口與目標(biāo)芯片引腳的連接關(guān)系的過程稱為（引腳鎖定）。47、標(biāo)準(zhǔn)的邊界掃描測試只需要（5）根信號線。48、在PC機(jī)上利用VHDL進(jìn)行項(xiàng)目設(shè)計(jì)，不允許在（根）目錄下進(jìn)行，必須在根目錄下為設(shè)計(jì)建立一個工程目錄（即文件夾）。49.為觸發(fā)器復(fù)位有（同步復(fù)位）和（異步復(fù)位）兩種方法。如果時鐘進(jìn)程中用了敏感信號，則（異步復(fù)位）需要把復(fù)位信號放入敏感信號列表。二、多項(xiàng)選擇題1、術(shù)語CPLD表示(A)，術(shù)語FPGA

12、表示 (E)A、復(fù)雜可編程邏輯器件； B、組合可編程邏輯器件； C、組合可編程局部器件。D、正規(guī)的可編程門陣列； E、現(xiàn)場可編程門陣列；F、有限可編程門陣列。2、對于下面的說法正確的是（AC）。 A、懸浮總線能產(chǎn)生信號噪聲。 B、懸浮總線能引起額外的功率損耗。C、應(yīng)該在設(shè)計(jì)中避免懸浮總線。3、對于下面的說法正確的是（AB）。 A、總線競爭能降低設(shè)計(jì)在其整個壽命時限范圍內(nèi)的可靠性。 B、如果總線競爭不能全部消除，那也應(yīng)該把它最小化。C、競爭產(chǎn)生的毛刺不會對時序電路產(chǎn)生影響。4、 在VHDL中，為目標(biāo)信號賦值用（C），為目標(biāo)變量賦值用（B），定義信號時可以用（B）為信號賦初值。A、=:；B、:=；

13、C、<=;D、=。5、 關(guān)于自上而下的設(shè)計(jì)，選擇所有正確的說法。(ABCDEF)A、可做到更好的資源分配； B、使得每一個小的功能模塊可以被單獨(dú)仿真；C、加速仿真； D、使器件的行為建模更容易；E、低功耗的設(shè)計(jì)； F、可在設(shè)計(jì)組各成員之間有效地分割一個設(shè)計(jì)項(xiàng)目。6、 下列說法正確的是（A，C）A、進(jìn)程的啟動必須有敏感信號；B、進(jìn)程語句process 必須有敏感信號列表；C、進(jìn)程可以用wait語句啟動；D、進(jìn)程中的語句順序顛倒一下不會改變所描述電路的功能6、 下列有關(guān)時鐘上升沿觸發(fā)的描述正確的是（ADE）。A、clockevent and clock=1； B、not clockstabl

14、e and clock=0；C、clockevent； D、clockevent and(clocklast_lalue=0)；E、rising_edge(clock)。7、下列有關(guān)時鐘下降沿觸發(fā)的描述正確的是（A，D）。A、clockevent and clock=0；B、not clockstable and clock=1；C、clockevent； D、clockevent and(clocklast_lalue=1)；E、rising_edge(clock)。8、下列有關(guān)時鐘高電平觸發(fā)的描述正確的是（A）。A、clock =1；B、 clockevent and(clock =)；C

15、、 rising_edge(clock)。三單項(xiàng)選擇題 (每小題2分,共20分)1、VHDL屬于（B）描述語言。A、普通硬件；B、行為級；C、高級；D、低級。2、在設(shè)計(jì)輸入完成后，應(yīng)立即進(jìn)行設(shè)計(jì)文件的（B）。A、編輯；B、編譯；C、功能仿真；D、時序仿真。3、基于硬件描述語言的數(shù)字系統(tǒng)設(shè)計(jì)目前最常用的設(shè)計(jì)方法稱為（B）設(shè)計(jì)法。A、自底向上；B、自頂向下；C、積木式；D、頂層。4、在EDA工具中，能將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件稱為（D）。A、仿真器；B、綜合器；C、適配器；D、下載器。5、在EDA工具中，能完成在目標(biāo)器件上布局布線的軟件稱為（C）。A、仿真器；B、綜合器；C、適配器

16、；D、下載器。6、 QuartusII屬于(C)。A、高級語言；B、硬件描述語言；C、EDA工具軟件；D、綜合軟件。7、Multisim2001屬于(C)。A、高級語言；B、硬件描述語言；C、EDA工具軟件；D、綜合軟件。7、使用QuartusII圖形編輯方式輸入的電路原理圖文件必須經(jīng)過（B）才能進(jìn)行仿真驗(yàn)證。A、編輯；B、編譯；C、綜合；D、編程。8、 QuartusII的設(shè)計(jì)文件不能直接保存在（B）。A、硬盤；B、根目錄；C、文件夾；D、工程目錄。8、 QuartusII的設(shè)計(jì)文件只能直接保存在（D）。A、硬盤；B、根目錄；C、文件夾；D、工程目錄。9、在QuartusII集成環(huán)境中為圖形

17、文件產(chǎn)生一個元件符號的主要用途是(D)。A、仿真；B、編譯；C、綜合；D、被高層次電路設(shè)計(jì)調(diào)用。10、執(zhí)行Multisim2001的（A）命令可以為設(shè)計(jì)電路建立一個元件符號。A、Creat Symbol files for current file； B、Simulator；C、Compiler； D、Timing Analyzer。11、執(zhí)行QuartusII的（A）命令可以為設(shè)計(jì)電路建立一個元件符號。A、Creat symbol files； B、Simulate；C、Compiler； D、Transfer。12、 QuartusII的圖形設(shè)計(jì)文件類型為（B）。A、 .scf；B、.bd

18、f；C、.vhd；D、.vwf。13、QuartusII的VHDL文本設(shè)計(jì)文件類型為（C）。A、 .scf；B、.bdf；C、.vhd；D、.vwf。14、 QuartusII的波形文件類型為（A）。A、 .scf；B、.bdf；C、.vhd；D、.vwf。15、VHDL最常用的庫是（A）。A、IEEE；B、STD；C、WORK;D、PACKAGE。16、在VHDL的端口說明語句中，用（A）聲明端口為輸入方向。A、IN；B、OUT；C、INOUT；D、BUFFER。18、 在VHDL的端口說明語句中，用（C）聲明端口為雙向方向。A、IN；B、OUT；C、INOUT；D、BUFFER。19、 在

19、VHDL的端口說明語句中，用（B）聲明端口為輸出方向。A、IN；B、OUT；C、INOUT；D、BUFFER。20、 在VHDL的端口說明語句中，用（D）聲明端口為可反饋輸出方向。A、IN；B、OUT；C、INOUT；D、BUFFER。21、在VHDL中，（B）的數(shù)據(jù)傳輸是立即發(fā)生的，不存在任何延遲行為。A、信號；B、變量；C、數(shù)據(jù)；D、常量。22、 在VHDL中，（A）的數(shù)據(jù)傳輸不是立即發(fā)生的，目標(biāo)信號的賦值需要經(jīng)過一定延遲時間。A、信號；B、變量；C、數(shù)據(jù)；D、常量。23、考慮可測試性應(yīng)該是(A)： (A)在設(shè)計(jì)工作的開始； (B)在設(shè)計(jì)工作進(jìn)程的中間； (C)在設(shè)計(jì)工作的結(jié)尾。24、 術(shù)

20、語HDL代表(A)。 A、硬件描述語言；B、美元崇拜者； C、硬件開發(fā)語言；D、高級設(shè)計(jì)語言。25、 在VHDL的IEEE標(biāo)準(zhǔn)庫中，預(yù)定義的位數(shù)據(jù)類型數(shù)據(jù)BIT有（A）種邏輯值。A、2；B、3；C、8；D、9。26、 在VHDL的IEEE標(biāo)準(zhǔn)庫中，預(yù)定義的標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型數(shù)據(jù)STD_LOGIC有（D）種邏輯值。A、2；B、3；C、8；D、9。26、不完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)（A）。A. 時序電路 B. 雙向控制電路 C. 條件相或的邏輯電路 D. 三態(tài)控制電路27、 在VHDL的CASE語句中，條件句中的“=>”不是操作符，其作用相當(dāng)于（B）。A、IF；B、THEN；C、AND

21、；D、OR。28、 VHDL的FOR_LOOP語句中的循環(huán)變量是一個臨時變量，（B）事先聲明。A、必須；B、不必；C、其類型要；D、其屬性要。29、 在VHDL中，含WAIT語句的進(jìn)程process語句（B）再加敏感信號，否則是非法的。A、可以；B、不能；C、任意；D、只能30、 VHDL的WORK庫是用戶設(shè)計(jì)的現(xiàn)行工具庫，用于存放（）的工程項(xiàng)目。A、用戶自己設(shè)計(jì)；B、公共程序；C、共享數(shù)據(jù)；D、圖形文件。31、術(shù)語“功能仿真”的含義是(A)A、仿真一個設(shè)計(jì)的功能如何，而不關(guān)心其定時；B、仿真一個設(shè)計(jì)的功能等效性；C、仿真設(shè)計(jì)所代表的精確功能。32、測試的1010規(guī)則是（C）A、應(yīng)該每10天測

22、試10次。B、對于設(shè)計(jì)的每個10的部分應(yīng)該進(jìn)行10次測試。C、測試電路的規(guī)模不應(yīng)超過整個電路規(guī)模的10，而且設(shè)計(jì)和調(diào)試測試電路所占用的時間不應(yīng)超過設(shè)計(jì)和調(diào)試原電路所用時間的10。33、進(jìn)程（A ）。A、只對信號敏感，對變量不敏感；B、只對變量敏感，對信號不敏感；C、對信號和變量都敏感； D、對信號和變量都不敏感。34、QuartusII的設(shè)計(jì)文件不能直接保存在（B）。A、硬盤；B、根目錄； C、文件夾；D、工程目錄。35、 在QuartusII工具軟件中，包括加法器、編譯碼器、計(jì)數(shù)器等74系列期間的元件庫是（A）庫。A、librariesothers B、libraries primitive

23、s C、libraries megafuction D、libraries mywork36、 在QuartusII集成環(huán)境中為圖形文件產(chǎn)生一個元件符號的主要用途是（）。A、仿真；B、編譯；C、綜合；D、被高層次電路設(shè)計(jì)調(diào)用。37、 執(zhí)行QuartusII的（B）命令，可以對設(shè)計(jì)電路進(jìn)行功能仿真或時序仿真。A、Create Symbol files; B、start Simulation;C、start Compilation;D、Timing Analyzer38、 執(zhí)行QuartusII的（D）命令，可以精確分析設(shè)計(jì)電路輸入與輸出波形間的延時量。A、Create Symbol files;

24、 B、start Simulation;C、start Compilation;D、Timing Analyzer39、GAL是指（C）。A、可編程邏輯陣列；B、可編程陣列邏輯；C、通用陣列邏輯； D、通用邏輯陣列。40、PLA是指（A）。A、可編程邏輯陣列；B、可編程陣列邏輯；C、通用陣列邏輯； D、通用邏輯陣列。41、在對PLD器件內(nèi)部結(jié)構(gòu)進(jìn)行描述采用的簡化符號中，行線與列線相交處若有（B）表示有一個耦合元件固定連接。A、“×”；B、“.”;C、無標(biāo)記。42、在對PLD器件內(nèi)部結(jié)構(gòu)進(jìn)行描述采用的簡化符號中，行線與列線相交處若有（A）表示有一個耦合元件可編程連接。A、“×

25、”；B、“.”;C、無標(biāo)記。43、在對PLD器件內(nèi)部結(jié)構(gòu)進(jìn)行描述采用的簡化符號中，行線與列線相交處若有（C）表示有一個耦合元件未連接。A、“×”；B、“.”;C、無標(biāo)記。44、包括設(shè)計(jì)編譯和檢查、邏輯優(yōu)化和綜合、適配和分割、布局和布線、生成編程數(shù)據(jù)文件等操作的過程稱為（C）。A、設(shè)計(jì)輸入；B、設(shè)計(jì)處理；C、功能仿真；D、時序仿真。45、電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率，減少功耗即面積優(yōu)化，以及提高運(yùn)行速度即速度優(yōu)化；指出下列那種方法不屬于速度優(yōu)化：（ A ）。A. 資源共享B. 流水線設(shè)計(jì) B. 寄存器配平D. 關(guān)鍵路徑法46、大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下

26、列對CPLD結(jié)構(gòu)與工作原理的描述中，正確的是（C）。A. CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱；B. CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件；C. 早期的CPLD是從GAL的結(jié)構(gòu)擴(kuò)展而來；D. 在Altera公司生產(chǎn)的器件中，F(xiàn)LEX10K 系列屬CPLD結(jié)構(gòu)。47、綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對綜合的描述中，（C）是錯誤的。A.綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；B.綜合可理解為將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的；C

27、.綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；D.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。48、下面對利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，那一種說法是不正確的（B）。A. 原理圖輸入設(shè)計(jì)方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)；B. 原理圖輸入設(shè)計(jì)方法無法對電路進(jìn)行功能描述；C. 原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法；D. 原理圖輸入設(shè)計(jì)方法也可進(jìn)行層次化設(shè)計(jì)。49、在VHDL語言中，下列對進(jìn)程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，正確的是（A ）。A.ROCESS為一無限循環(huán)語句；敏感信號發(fā)生更新時啟動進(jìn)程，執(zhí)行完成后，等

28、待下一次進(jìn)程啟動。B.敏感信號參數(shù)表中，應(yīng)列出進(jìn)程中使用的所有輸入信號；C.進(jìn)程由說明部分、結(jié)構(gòu)體部分、和敏感信號參數(shù)表三部分組成；D.當(dāng)前進(jìn)程中聲明的信號也可用于其他進(jìn)程。50、狀態(tài)機(jī)編碼方式中，其中（C）占用觸發(fā)器較多，但其實(shí)現(xiàn)比較適合FPGA的應(yīng)用。A. 狀態(tài)位直接輸出型編碼 B. 順序編碼 C. 一位熱碼編碼 D. 以上都不是51、子程序中的語句都是（B）。 A.并行語句 B.順序語句 C.既有并行語句也有順序語句 D.既非并行語句也非順序語句。四、 判斷并改錯題1.SIGNAL a ，b，c : STD_LOGIC_VECTOR (3 DOWNTO 0) ； SIGNAL d，e，f

29、，g : STD_LOGIC_VECTOR (1 DOWNTO 0) ； SIGNAL h，I，j，k : STD_LOGIC ； SIGNAL l，m，n，o，p : BOOLEAN ； . a<=b AND c; -b、c 相與后向a賦值，a、b、c的數(shù)據(jù)類型同屬4位長的位矢量 d<=e OR f OR g ; - 兩個操作符OR相同，不需括號 h<=(i NAND j)NAND k ； - 加括號先執(zhí)行括號內(nèi)運(yùn)算 l<=(m XOR n)AND(o XOR p); - 操作符不同，必須加括號 h<=i AND j AND k ; - 兩個操作符都是AND，不

30、必加括號 h<=i AND j OR k ; - 兩個操作符不同，未加括號，表達(dá)錯誤 a<=b AND e ; - 操作數(shù)b 與 e的位矢長度不一致，表達(dá)錯誤 h<=i OR l ; - i 的數(shù)據(jù)類型是位STD_LOGIC，而l的數(shù)據(jù)類型是 . - 布爾量BOOLEAN，因而不能相互作用，表達(dá)錯誤。2. 指出下列case的錯誤原因并改正 SIGNAL value : INTEGER RANGE 0 TO 15;SIGNAL out1 : STD_LOGIC ; . CASE value IS - 缺少以WHEN引導(dǎo)的條件句 END CASE； . CASE value IS

31、 WHEN 0 => out1<= '1' ; - value215的值未包括進(jìn)去 WHEN 1 => out1<= '0' ; END CASE . CASE value IS WHEN 0 TO 10 => out1<= '1' - 選擇值中510的值有重疊 WHEN 5 TO 15 => out1<= '0' END CASE;3.entity many_errors is port a:bit_vector(3 to 0)b:out std_logic_vector(0 to

32、 3)c:in bit_vector(6 downto O) ;)end many_errorsarchitecture not_so_good of many_errorsbeginmy_label:processbeginif c=x”f”thenb<=a;elseb<=0101;end ifend process;end not_so_good3.下面標(biāo)示符是否合法？如不合乎規(guī)則請指出錯誤原因(1)value%8 %為非法字符(2)_databus16 不能以_開頭(3)clk_8m 合法(4)fs_8k 合法(5)entity 不能以系統(tǒng)定義關(guān)鍵詞作為標(biāo)識符(6)adder

33、ess_bus_ 不能以_結(jié)尾4.判斷下面的說法是否正確，如不正確，請說明原因(1)一般說來，短標(biāo)示符是區(qū)分大小寫的不正確，標(biāo)示符不區(qū)分大小寫(2)data和DATA是相同的標(biāo)示符正確(3)注釋是VHDL設(shè)計(jì)功能描述的一部分，因此注釋文字會被編譯不正確，注釋不被編譯(4)785 456表示數(shù)字 正確(5)和B是相同的不正確，一個是字符，一個是字符串(6)adder和adder是相同的標(biāo)示符6.閱讀下面的并置運(yùn)算，然后回答該并置運(yùn)算是否正確？如不正確，請說明原因。Signal a:std_logic;Signal b:std_logic;Signal c:std_logic_vector(3 d

34、ownto 0);Signal d:std_logic_vector(3 downto 0);C<=a&a&b&b;D<=a&b&c;五、 簡答題1.可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請問： 你所知道的可編程邏輯器件有哪些？目前最常用的兩種器件是什么？其結(jié)構(gòu)特征如何？答：按可編程邏輯器件的發(fā)展，有簡單PLD器件（包括PLA、PAL、GAL、CPLD、FPGA等）和復(fù)雜PLD器件兩大類。目前最常用的兩種復(fù)雜PLD器件是CPLD和FPGA。CPLD即復(fù)雜可編程邏輯器件，其結(jié)構(gòu)是基于ROM的乘積項(xiàng)的可編程結(jié)構(gòu)，而FPGA 是現(xiàn)場可編程門陣列

35、器件，其結(jié)構(gòu)基于可編程的查找表。2.簡述FPGA等可編程邏輯器件設(shè)計(jì)流程答：FPGA等可編程邏輯器件的設(shè)計(jì)流程即現(xiàn)代EDA設(shè)計(jì)的流程，主要包括設(shè)計(jì)輸入、邏輯與結(jié)構(gòu)綜合、時序與功能仿真、編程下載、硬件測試等步驟。（或繪流程圖說明）3.一個設(shè)計(jì)實(shí)體由哪幾個基本部分組成？它們的作用如何？答：（1）庫與程序包部分：使實(shí)體所用資源可見；（2）實(shí)體部分：設(shè)計(jì)實(shí)體的外部特征描述；（3）結(jié)構(gòu)體部分：設(shè)計(jì)實(shí)體的內(nèi)部電路結(jié)構(gòu)或功能描述。4.進(jìn)程語句是如何啟動的？答：進(jìn)程由敏感信號列表中的敏感信號的變化啟動。有兩種格式：一種是PROCESS（敏感信號表）IS，一種是PROCESS WAIT UNTILL 敏感信號5

36、.過程與函數(shù)的區(qū)別體現(xiàn)在哪些方面？答：相同點(diǎn)：過程與函數(shù)都屬于子程序，；都需要先定義后使用；都允許調(diào)用；都可以重載。但也有不同：（1）過程調(diào)用時作為一個獨(dú)立的語句出現(xiàn)，函數(shù)調(diào)用時只能作為一個語句元素出現(xiàn)；（2）函數(shù)調(diào)用的結(jié)果是返回一個函數(shù)值，過程調(diào)用的結(jié)果是執(zhí)行過程體中的順序語句。6.過程可以定義在一個VHDL程序的那些位置？函數(shù)可以定義在一個VHDL程序的那些位置？7.VHDL是強(qiáng)類型語言還是弱類型語言？若數(shù)據(jù)類型不一致能否進(jìn)行數(shù)據(jù)操作？如能，如何實(shí)現(xiàn)？答：強(qiáng)類型語言，即只有同類型的數(shù)據(jù)能夠直接進(jìn)行數(shù)據(jù)操作。若數(shù)據(jù)類型不一致不能進(jìn)行直接數(shù)據(jù)操作，但能夠通過類型轉(zhuǎn)換函數(shù)等方法轉(zhuǎn)換為同類型數(shù)據(jù)后

37、進(jìn)行操作。8. 有限狀態(tài)機(jī)適用于什么數(shù)字系統(tǒng)的設(shè)計(jì)？有何優(yōu)點(diǎn)？答：有限狀態(tài)機(jī)適用于具有順序控制特征的數(shù)字系統(tǒng)設(shè)計(jì)，一般作為系統(tǒng)的控制部分。具有結(jié)構(gòu)模式簡單、結(jié)構(gòu)清晰、易優(yōu)化、可靠性高、可實(shí)現(xiàn)高速控制等優(yōu)點(diǎn)。9.詳細(xì)討論并用示例說明with_select語句和case語句的異同點(diǎn)。相同點(diǎn)：（1）描述完全條件；（2）條件的列出要求一致；不同點(diǎn)：（1）with_select是并行語句，case是順序語句；（2）格式上，with_select語句只有最后一個子句分隔符用分號“；”，前面所有子句用逗號“；”。case語句的所有子句分隔符都用分號“；”；10. EDA名詞解釋，寫出下列縮寫的中文（或者英文

38、）含義：（10分）1.CPLD：復(fù)雜可編程邏輯器件 2.HDL：硬件描述語言3.LUT：查找表（Look Up table） 4.ASIC:專用集成電路5.SOC：片上系統(tǒng) 6.IP CORE：知識產(chǎn)權(quán)核7.FPGA：現(xiàn)場可編程門陣列 8.JTAG：聯(lián)合測試行動組9.EAB：嵌入式陣列快 10.LE（LC）：邏輯單元11.SOPC：可編程片上系統(tǒng) 12.EDA：電子設(shè)計(jì)自動化13.FSM：有限狀態(tài)機(jī) 14.BST：邊界掃描測試15.M4K：Altera公司Cyclone系列FPGA中的嵌入式存儲器模塊16.RTL：寄存器傳輸級 17、MV：混合電壓18、PLD：可編程邏輯器件 19、std_l

39、ogic_vector：一種數(shù)組型數(shù)據(jù)類型，其中每位數(shù)據(jù)均為std_logic型。20、one-hot：一種有限狀態(tài)機(jī)的編碼形式。狀態(tài)機(jī)的每個狀態(tài)都用一個觸發(fā)器來表示，即在每個狀態(tài)只有對應(yīng)觸發(fā)器置“1”，其他觸發(fā)器均置“0”。六、 程序分析1.說明下面程序的功能，畫出元件符號LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY decoder3to8 IS port ( input: IN STD_LOGIC_VECTOR (2 DOWNTO 0); output: OUT BIT_VEC

40、TOR (7 DOWNTO 0);END decoder3to8;ARCHITECTURE behave OF decoder3to8 ISBEGINoutput <= "" SLL CONV_INTEGER(input);-被移位部分是常數(shù)！END behave;3-8譯碼器，輸入輸出端口均為3位、8位標(biāo)準(zhǔn)邏輯矢量。2.利用轉(zhuǎn)換函數(shù)實(shí)現(xiàn)的兩種譯碼器程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY decoder3to8 IS PORT ( inpu

41、t: IN STD_LOGIC_VECTOR (2 DOWNTO 0); output: OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END decoder3to8;ARCHITECTURE behave OF decoder3to8 IS BEGIN PROCESS (input) BEGIN output <= (OTHERS => '0'); output(CONV_INTEGER(input) <= '1' END PROCESS;END behave;3.具有同步復(fù)位、并行加載、雙（左、右）向移位功能的位移位寄

42、存器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY shifter IS PORT ( data : IN STD_LOGIC_VECTOR (7 DOWNTO 0); shift_left: IN STD_LOGIC;-右移寄存器 shift_right: IN STD_LOGIC;-左移寄存器 clk: IN STD_LOGIC; reset : IN STD_LOGIC; mode : IN STD_LOGIC_VECTOR (1 DOWNTO 0); qout : BUFFER STD_LOGIC_VECTOR (7 DOWNTO 0)

43、);END shifter;ARCHITECTURE behave OF shifter IS SIGNAL enable: STD_LOGIC; BEGIN PROCESS BEGIN WAIT UNTIL (RISING_EDGE(clk) ); -等待時鐘上升沿 IF (reset = 1) THEN qout <= “”;-同步復(fù)位 ELSE CASE mode IS WHEN "01" => qout<=shift_right & qout(7 DOWNTO 1);-右移 WHEN "10" => qout<

44、;=qout(6 DOWNTO 0) & shift_left; -左移 WHEN "11" => qout <= data; - 并行加載 WHEN oTHERS => NULL; END CASE; END IF; END PROCESS;END behave; 4.寫出如下結(jié)構(gòu)體的實(shí)體說明，假設(shè)結(jié)構(gòu)體中的所有信號均為端口。Architecture rt1 of mux1 isbeginp1: process(d0,d1,d2,d3,s0,s1)beginif(s1=0and s0=1)thenq<=d0;elsif(s1=0 and s

45、0=1)thenq<=d1;elsif(s1=1 and s0=0)thenq<=d2;elseq<=d3;end if;end process p1;5.請分析下面兩個進(jìn)程，然后回答問題P1:process(a,b,c)Variable d:std_logic;BeginD:=a;X<+b+d;D:=c;Y<=b+d;End process p1;P2:process(a,b,c,d)BeginD<=a:X<=b+d;D<=c;Y<=b+d;End process p2;(1)進(jìn)程執(zhí)行后x和y的結(jié)果是什么？ (2) 進(jìn)程2執(zhí)行后x和y的結(jié)

46、果是什么？(3)根據(jù)(1)和(2)的結(jié)果，你可以得出什么結(jié)論?6.請分析下面的程序段是否合法。如不合法，請指出錯誤原因并加以改正。P1:process(clk,reset)BeginIf(reset=0)thenQ<=0;Qb<=1;Elsif(clkevent and clk=1)thenQ<=d;Qb<=not d;End if;Wait on clk,reset;7.分析下面的VHDL程序，請指出它所描述的功能。Library ieee;Use ieee.logic_1164.all;Entity control_and isPort(a:in std_logic

47、_vector(3 downto 0);B: (a:in std_logic_vector(3 downto 0)m:in std_logic_vector(3 downto 0)q:out std_logic_vector(3 downto 0);end control_and;architecture rt1 of control_and isbeginp1:process(a,b,m)beginloop1:for I in 0 to 3 loopif(m(i)=1)thennext;end if;q(i)<=a(i)and b(i);end loop loop1;end proce

48、ss p1;end rt1; 8. 請分析下面的程序段是否合法。如不合法，請指出錯誤原因并加以改正。P1:process(clk,reset)BeginIf(reset=0)thenQ<=0;Qb<=1;Elsif(clkevent and clk=1)thenQ<=d;Qb<=not d;End if;Wait on clk,reset;（不合法，因?yàn)橥贿M(jìn)程使用了兩種啟動方法，敏感信號列表法和WAIT語句法，這是不合法的。改正：去掉Process后面的括號及其中敏感信號，或去掉Wait語句。）9. 分析下面的VHDL程序，請指出它所描述的功能。Library iee

49、e;Use ieee、logic_1164、all;Entity control_and isPort(a，b ,m: in std_logic_vector(3 downto 0);q:out std_logic_vector(3 downto 0);end control_and;architecture rt1 of control_and isbeginp1:process(a,b,m)beginloop1:for I in 0 to 3 loopif(m(i)=1)thenq(i)<=a(i)and b(i);end if;end loop loop1;end process

50、p1;end rt1;(實(shí)現(xiàn)32輸入與門電路的設(shè)計(jì))。10. 分析下面的VHDL源程序，說明設(shè)計(jì)電路的功能。LIBRARY IEEE;USE IEEE、STD_LOGIC_1164、ALL;USE IEEE、STD_LOGIC_UNSIGNED、ALL;ENTITY LX3_1 ISPORT (s2,sl,s0: IN STD_LOGIC; d3,d2,d1,dO: IN STD_LOGIC; d7,d6,d5,d4: IN STD_LOGIC; Y: OUT STD ULOGIC); END LX3_1; ARCHITECTURE one OF LX3_1 ISSIGNAL s: STD_L

51、OGIC_VECTOR(2 DOWNTO 0); BEGIN s <= s2&s1&s0; y <= dO WHEN s="000" ELSE dl WHEN s="001" ELSE d2 WHEN s="010" ELSE d3 WHEN s="011" ELSE d4 WHEN s="100" ELSE d5 WHEN s="101" ELSE d6 WHEN s=" 110" ELSE d7;END one;（8選1數(shù)據(jù)

52、選擇器。）七程序填空（10分）1.下面程序是帶異步復(fù)位、同步置數(shù)、低位串行輸出和移位使能的8位右移移位寄存器的VHDL描述，試補(bǔ)充完整。library ieee;use IEEE.std_logic_1164.all;entity sreg8b isport (clk, rst : in std_logic; load,en : in std_logic; din : in std_logic vector(7 downto 0); qb : out std_logic);end sreg8b;architecture behav of sreg8b issignal reg8: std_lo

53、gic_vector( 7 downto 0);beginprocess (clk, rst , load, en)begin if rst='1' then 異步清零 reg8 <= others=>0;elsif clkevent and clk=1 then 邊沿檢測 if load = '1' then 同步置數(shù) reg8 <= din; elsif en='1' then 移位使能 reg8(6 downto 0) <= reg8(7 downto 1) ; end if;end if;end process;qb <= reg8（0）_; 輸出最低位end behav;2.下面程序是n輸入與門的VHDL描述，試補(bǔ)充完整。_LI