ISE124使用手冊

1、Xilinx ISE 12.4使用手冊-Edit by C2_3051. Xilinx ISE 12.4用戶界面ISE界面如下圖所示，由上到下主要分為標(biāo)題欄、菜單欄、工具欄、工程管理區(qū)，源文件編輯區(qū)、過程管理區(qū)、信息顯示區(qū)、狀態(tài)欄等八部分。圖1.1 ISE界面標(biāo)題欄：主要顯示當(dāng)前工程的路徑、名稱及當(dāng)前打開的文件名稱；菜單欄：主要包括文件（File）、編輯（Edit）、視圖（View）、工程（Project）、源文件（Source）、操作（Process）、工具（Toll）、窗口（Window）、幫助（Help）等八個下拉菜單；工具欄：主要包括了常用命令的快捷按鈕；工程管理區(qū)：提供工程及其相關(guān)文

2、件的管理和顯示功能。主要包括設(shè)計頁面（Design）、文件頁面（Files）、開始視圖（Start）和庫視圖（Liabrary）。其中，設(shè)計頁面視圖最常見，顯示了源代碼的層次關(guān)系；源文件編輯區(qū)：提供了源代碼的編輯功能；過程管理區(qū)：本窗口顯示的內(nèi)容取決于過程管理區(qū)所選擇文件，相關(guān)操作和FPGA設(shè)計流程相關(guān)，包括設(shè)計輸入、綜合、仿真、實現(xiàn)和生成配置文件等；信息顯示區(qū)：顯示ISE中的處理信息，如操作步驟信息、警告信息和錯誤信息等；狀態(tài)顯示欄：顯示相關(guān)命令和操作的信息，并指示ISE軟件當(dāng)前所處的狀態(tài)；2新建工程打開ISE，選擇File|New Project，在彈出的新建對話框中輸入工程名，例如“My

3、project”，并選擇工程文件路徑，例如“E:Proj_FPGAMyproject”,如下圖所示，以后將以這個工程名和路徑說明。選擇好以后，next，需要注意以下幾個選項。Famliy：選擇所使用的FPGA類型；Device：選擇所使用的FPGA具體型號；Synthesis Toll：選擇所使用的綜合工具，默認(rèn)為ISE自帶的XST工具；Simulator：選擇仿真軟件，默認(rèn)是ISE自帶的Isim;Preferred Language:選擇所使用的硬件語言，我們選擇Verilog； 圖2.1 新建工程step1圖2.2 新建工程step2后面直接點next即可，直到完成新工程的建立。3Veri

4、log HDL代碼的輸入和功能的仿真在工程管理器任意位置單擊鼠標(biāo)右鍵，在彈出的菜單中選擇“New Source”命令，一般用到的是Verilog Module、IP、Verilog Test bench選項，分別可以創(chuàng)建verilog模塊文件、調(diào)用FPGA內(nèi)部的IP核、創(chuàng)建測試文件。圖3.1 新建源代碼對話框在示例中我們選擇新建一個Verlig Module模塊Proj_top作為頂層文件，直接點擊Next，在這一級可以編輯模塊的輸入輸出，也可以不設(shè)置，在以后的代碼中直接指定，這里為了方便我們不設(shè)置輸入輸出，此后一直next直到完成。當(dāng)然，以后可以新建更多模塊加入到工程中，方法一樣。圖3.2源

5、代碼輸入創(chuàng)建完成后如圖3.2所示，這時，我們已經(jīng)創(chuàng)建了一個Verilog模塊的例子，剩余工作就是在源文件編輯區(qū)編寫代碼以實現(xiàn)設(shè)計功能。以下是一個簡單的例子。例1：利用Verilog代碼實現(xiàn)8bit計數(shù)器module Proj_top( input clk, input rst, output reg 7:0 dout );always (posedge clk)beginif(!rst)/low actdout <= 8'h00;elsedout <= dout + 1'b1;endendmodule輸入代碼完成后，保存，雙擊過程管理區(qū)中的Synthesize XS

6、T，出現(xiàn)對工程進行綜合。綜合過程中，如在信息顯示區(qū)出現(xiàn)error，需要根據(jù)提示查看修改代碼。當(dāng)工程正確無誤后，該選項將變?yōu)榫G色的對號（代碼正確）或者黃色的感嘆號（含有警告，可以忽略，需要具體分析）。 圖3.3 工程的綜合 圖3.4測試文件的創(chuàng)建為了對設(shè)計程序做邏輯上的驗證，一般，我們可以添加一個測試文件來驗證所設(shè)計的程序的正確性。在工程管理區(qū)的View這一欄，選擇Simulation，并在下面的hierarchy空白處右鍵NewSource，選擇 Verilog Test Fixture，其創(chuàng)建方式其實和上面所講的文件的創(chuàng)建類似。在此示例中，我們創(chuàng)建一個名為“test”的測試模塊。測試代碼如下

7、：module test;/ Inputsreg clk;reg rst;/ Outputswire 7:0 dout;/ Instantiate the Unit Under Test (UUT)Proj_top uut (.clk(clk), .rst(rst), .dout(dout);initial begin/ Initialize Inputsclk = 0;rst = 0;/ Wait 100 ns for global reset to finish#100; / Add stimulus hererst = 1;/add by yourselfendalways #10 cl

8、k = clk;/add by yourself endmodule這時，在工程管理區(qū)選中到測試文件名“test”上，在過程管理區(qū)中雙擊Simulate Behavioral Model，如果正確，運行結(jié)束將彈出仿真界面Isim。圖3.5綜合測試文件圖3.6 Isim仿真界面Isim界面大體和ISE相似，下面列舉幾個常用的工具：圖3.6 Isim工具欄從左到右：波形放大、縮小、波形全部顯示、將光標(biāo)移到波形中央、刷新、光標(biāo)的左移、右移、添加新光標(biāo)、重新產(chǎn)生測試波形、一直運行、按設(shè)定的時間步進運行。在這里可以觀察波形是否和設(shè)計一致。至此，一個最簡單的ISE工程從設(shè)計到邏輯驗證完成。4.綜合與實現(xiàn)一

9、個完整的FPGA工程，需要進行綜合、實現(xiàn)2個過程。綜合（Synthesize）:將HDL語言、原理圖等設(shè)計輸入翻譯成由與、或、非門和RAM、觸發(fā)器等基本邏輯單元連接（網(wǎng)表），并根據(jù)目標(biāo)和要求（約束條件）優(yōu)化所生成的邏輯連接，生成NGC、NCR以及LOG文件。綜合之后可雙擊View RTL Schematic來查看門級電路；實現(xiàn)（Implement）：將綜合輸出的邏輯網(wǎng)表翻譯為所選器件的底層模塊與硬件源語，將涉及映射到器件結(jié)構(gòu)上，進行布局布線，以達到在選定的器件上實現(xiàn)設(shè)計的目的。主要分為3步：翻譯（Translate）邏輯網(wǎng)表、映射（Map）到器件單元、布局布線（Place&Route）

10、；圖4.1 FPGA的綜合和實現(xiàn)5FPGA文件的下載在安裝目錄尋找打開impact，在左側(cè)impact flow窗口中雙擊，然后在右面空白區(qū)域右鍵單擊ADD Xilinx Device，選擇所需加載的.bit文件，然后右側(cè)窗口出現(xiàn)FPGA的綠色符號，在符號上右鍵單擊Program，等待下載完畢。 圖5.1 FPGA文件下載step1圖5.2 FPGA文件下載step26添加chipscopeFPGA在線調(diào)試一般要需要用到chipscope（邏輯分析儀），這樣可以實時抓取我們感興趣的信號狀態(tài)，用來分析工程的正確性。添加方式和新建Verilog文件一樣，選擇Chipscope Definition

11、 and Connection File。這里，創(chuàng)建了一個名為test的chipscope。圖6.1 新建chipscope新建完成后，在工程管理區(qū)雙擊test.cdc，彈出如下界面：圖6.2 chipscope配置step1Next，設(shè)置來設(shè)定所抓取的數(shù)據(jù)的個數(shù)，Next，設(shè)置數(shù)據(jù)存儲深度，默認(rèn)為1k，注意勾選，next，點擊Modefy Connection，圖6.3 chipscope配置step2圖6.4 chipscope配置step3左上區(qū)域可以選擇具體模塊，左下框圖中的Pattern選項中可搜索信號名，格式為“*信號名*”（引號內(nèi)部），在右面的區(qū)域可以添加觸發(fā)信號和所需抓取的數(shù)據(jù)

12、。設(shè)置完畢ok，點擊。添加完成后，在ISE界面的過程管理區(qū)雙擊Generate Programming File，完成工程得綜合、翻譯。布局布線、映射和產(chǎn)生輸出文件。正確以后，雙擊Analyaze Design Using ChipScope，打開邏輯分析儀調(diào)試程序。圖6.5 編譯并打開chipscope調(diào)試在連接JTAG Chain之前，首先必須確認(rèn)FPGA仿真器連接到目標(biāo)板上，目標(biāo)板上電且仿真器連接正確以后，仿真器指示燈顯示為綠色。確認(rèn)以后，點擊圖標(biāo)，連接仿真器。成功后，選中DEV：0MyDevice0，右鍵單擊configure，勾選Clean previous project setting，OK。圖6.6 ChipScope Pro Analyzer界面圖6.7 Configure圖6.8 配置好的ChipScope Pro Analyzer配置好ChipScope Pro Analyze