FPGA答辯論文DDS數(shù)字部分的邏輯設(shè)計(jì)說明

1、摘 要信號(hào)發(fā)生器作為電子技術(shù)領(lǐng)域中最基本的電子儀器，廣泛應(yīng)用于各個(gè)領(lǐng)域中。隨著電子信息技術(shù)的發(fā)展，對(duì)其性能的要求也越來越高，如要求頻率穩(wěn)定性高、轉(zhuǎn)換速度快，具有調(diào)幅、調(diào)頻、調(diào)相等功能。本論文報(bào)告為基于FPGA 的DDS 波形發(fā)生器，具有一定的實(shí)際意義。通過研究直接數(shù)字頻率合成器（Direct Digital Frequency Synthesis 簡(jiǎn)稱DDS或DDFS）的基本原理，掌握了DDS 的核心相位累加器的功能；分析了FPGA 的性能結(jié)構(gòu)，了解到DA轉(zhuǎn)換電路與FPGA 之間的通信控制功能；結(jié)合外圍電路，設(shè)計(jì)了基于FPGA 的DDS 波形發(fā)生器。本系統(tǒng)主要以FPGA芯片EP2C8Q208C

2、8為核心，輔以必要的模擬電路，在Verilog編寫的程序控制下，構(gòu)成了一個(gè)基于直接數(shù)字頻率合成技術(shù)的波形發(fā)生器。關(guān)鍵詞：FPGA； DDS；波形發(fā)生器；Verilog。AbstractSignal generator in the field of electronic technology as the most basic electronic devices, widely usedin various fields. With the development of electronic information technology, its performance requiremen

3、ts are also getting higher and higher, such as high-frequency stability requirements, conversion speed, with AM, FM. The topic for the FPGA-based DDS waveform generator, has a practical significance. Through research Direct Digital Synthesis (Direct Digital Frequency Synthesis referred to DDS or DDF

4、S) to the basic principles of the DDS grasp the core of the phase accumulator function of the performance of the FPGA, DA conversion circuit and that communications between the FPGA Control functions in conjunction with the external circuit, the design of the FPGA-based DDS waveform generator. This

5、system is mainly to FPGA chip EP2C8Q208C8 as the core, supplemented by the necessary analogcircuit, in the preparation of the Verilog programming, constitutes a Based on Direct Digital Synthesis technology wave generator. Key words: FPGA; DDS; Waveform Generator; Verilog50 / 59摘要.IAbstract.I第一章緒論.11

6、.1 引言.11.2 國(guó)外現(xiàn)狀.11.2.1 國(guó)外信號(hào)發(fā)生器現(xiàn)狀.1 1.2.2 國(guó)外信號(hào)發(fā)生器現(xiàn)狀.2 1.3 DDS的優(yōu)劣勢(shì).31.3.1 DDS的優(yōu)點(diǎn).31.3.2 DDS的缺點(diǎn).3 1.3.3 單芯片DDS介紹.4 1.4 本論文主要容.4第二章 FPGA工作原理.6 2.1 FPGA 簡(jiǎn)介.6 2.1.1 FPGA的發(fā)展歷程與特性介紹. 2.1.2 FPGA系統(tǒng)結(jié)構(gòu)和資源.2.1.3 FPGA的設(shè)計(jì)流程.92.2 FPGA實(shí)現(xiàn)DDS的方法.11 2.2.1 基于IIR濾波器的DDS.11 2.2.2 基于查表法（LTU）的DDS.13 2.2.3 兩種實(shí)現(xiàn)方法的比較.17第三章 DD

7、S工作原理.18 3.1 DDS理論可行性.18 3.2 直接數(shù)字頻率合成基礎(chǔ).19 3.3 DDS的頻率分析.20 3.4 DDS輸出特性.22 3.4.1 理想情況下的DDS頻譜特性.22 3.4.2 非理想情況下的DDS頻譜特性.24 3.5 DDS系統(tǒng)輸出的雜散信號(hào)抑制方法.25 3.5.1 增加波形存儲(chǔ)器的有效容量.25 3.5.2 抖動(dòng)注入技術(shù).25第四章 系統(tǒng)方案與電路設(shè)計(jì).27 4.1 系統(tǒng)設(shè)計(jì)目標(biāo).27 4.2 主要器件的選擇.27 4.2.1 FPGA主芯片的選擇.27 4.2.2 DAC的選擇.28 4.3 系統(tǒng)構(gòu)成.29 4.4 FPGA的設(shè)計(jì).29 4.4.1 系統(tǒng)控

8、制模塊的設(shè)計(jì).29 4.4.2 按鍵消抖模塊設(shè)計(jì).33 4.4.3 顯示模塊設(shè)計(jì).34 4.4.3.1 頻率顯示模塊的設(shè)計(jì).34 4.4.3.1 電壓幅值顯示模塊的設(shè)計(jì).36 4.4.4 外圍接口電路.36第五章 調(diào)試.37第六章 性能結(jié)果測(cè)試與分析.37 6.1 測(cè)試數(shù)據(jù).38 6.2 誤差分析.406.2.1 幅值量化誤差.406.2.2 電源噪聲.406.2.3 后級(jí)運(yùn)放產(chǎn)生的誤差.40第七章 總結(jié).41致.42附錄.43附錄A (按鍵消抖程序).43附錄B （頻率運(yùn)算控制模塊代碼）.45附錄C （FPGA核心板原理圖）.46附錄D （按鍵指示板電路）.48附錄E （顯示板電路）.48附

9、錄F （DA轉(zhuǎn)換板電路）.50參考文獻(xiàn).52第一章 緒論1.1 引言信號(hào)發(fā)生器又叫測(cè)量用信號(hào)源，作為電子技術(shù)領(lǐng)域中最基本的電子儀器，廣泛應(yīng)用于各個(gè)領(lǐng)域中 蔣志勇.基于FPGA的DDS波形發(fā)生器設(shè)計(jì)J.科技信息.2012.（1）：227-228。信號(hào)發(fā)生器主要是產(chǎn)生各種不同頻率、相位、幅度、波形的各種輸出信號(hào)，用于各種不同條件、要求、場(chǎng)合的測(cè)試領(lǐng)域，以與機(jī)械、醫(yī)療等需要產(chǎn)生特定輸出信號(hào)的領(lǐng)域。隨著電子技術(shù)的發(fā)展，信號(hào)發(fā)生器正向多功能、數(shù)字化、自動(dòng)化的方向發(fā)展，對(duì)其性能的要求也越來越高，如要求輸出頻率穩(wěn)定性高、轉(zhuǎn)換速度快、能夠輸出任意波等。1.2 國(guó)外現(xiàn)狀現(xiàn)在市場(chǎng)上已有的信號(hào)發(fā)生器有很多種，其電路

10、形式有采用運(yùn)放與分立元件構(gòu)成；也有采用單片集成的函數(shù)發(fā)生器；以與以單片機(jī)和FPGA為核心，輔以必要的模擬電路構(gòu)成的DDS數(shù)字信號(hào)發(fā)生器。在保證信號(hào)發(fā)生器的穩(wěn)定性、頻率圍、幅值圍等指標(biāo)的同時(shí)，實(shí)現(xiàn)對(duì)輸出信號(hào)的頻率、相位和幅值的數(shù)字控制是現(xiàn)代信號(hào)發(fā)生器的發(fā)展方向。1.2.1 國(guó)外信號(hào)發(fā)生器現(xiàn)狀當(dāng)今信號(hào)發(fā)生器的國(guó)外生產(chǎn)廠家主要有德國(guó)的R&S公司、日本的菊水(Kikusui)和Leada公司、美國(guó)的安捷倫(Agilent)公司和泰克(Tektonix)公司等 鄧斌.電子測(cè)量?jī)x器M.:國(guó)防工業(yè)，2008。安捷倫(Agilent)公司和泰克(Tektonix)公司是國(guó)際電子測(cè)量公司的代表。Agi1

11、ent公司最新出品的M8190A 12GSa/s 任意波形發(fā)生器主要特性與技術(shù)指標(biāo)如下： Agilent Technologies. M8190A 12 GSa/s 任意波形發(fā)生器EB/OL精密的任意波形發(fā)生器，提供兩個(gè) DAC 設(shè)置：14 位分辨率，高達(dá) 8GSa/s。12 位分辨率，高達(dá) 12GSa/s。從 125MSa/s 至 8/12GSa/s 的可變抽樣率。高達(dá) 80dBc 典型值的無雜散動(dòng)態(tài)圍（SFDR）。高達(dá) -72dBc 典型值的諧波失真 (HD)。高達(dá) 2GSa 任意波形存儲(chǔ)器/通道，具有高級(jí)排序功能。5 GHz 模擬帶寬(直接 DAC 輸出)。安捷倫可直接提供用于M8190

12、A 的MATLAB 軟件，來執(zhí)行任意波形（多音頻信號(hào)、脈沖雷達(dá)信號(hào)、多載波調(diào)制波形）測(cè)量和分析例程以與儀器應(yīng)用。33503A BenchLink Waveform Builder Pro軟件可快速輕松地定制波形。寬帶波形中心提供60種無線通信的寬帶調(diào)制，支持WiGig、無線 HD 和 IEEE802.11ad 等標(biāo)準(zhǔn)?？稍谒蓄I(lǐng)先的軟件平臺(tái)上應(yīng)用。其主要應(yīng)用:雷達(dá)、衛(wèi)星、電子戰(zhàn)、多電平信號(hào)。ADC 測(cè)試(模擬數(shù)字轉(zhuǎn)換器測(cè)試)、抖動(dòng)裕量測(cè)試。數(shù)字視頻、噪聲功率比測(cè)量、無線 HD。IEEE 802.11ac、IEEE 802.11ad、軟件定義無線電。1.2.2 國(guó)信號(hào)發(fā)生器現(xiàn)狀信號(hào)發(fā)生器的國(guó)生產(chǎn)

13、廠家有前鋒電子儀器、綠揚(yáng)電子儀器、新聯(lián)電訊儀器、涌新電子、中策電子、無線電二廠、普源精電公司等。國(guó)任意波形發(fā)生器的研制開發(fā)始從上世紀(jì)90年代，經(jīng)過努力，近年來取得了可喜的成果。例如新聯(lián)電子公司生產(chǎn)的EE1462系列高頻DDS合成標(biāo)準(zhǔn)信號(hào)發(fā)生器，主要技術(shù)指標(biāo)與特性如下： 南京新聯(lián)電子股份. EE1462系列高頻DDS合成標(biāo)準(zhǔn)信號(hào)發(fā)生器EB/OL :/ xldxyq /webcontent/Default.asp?ID=595&pageID=26，2013-03-14輸出頻率：100kHz430MHz（EE1462A/B/C/D/E/F型）頻率分辨力：1Hz輸出電壓： 0.3Vrms1Vr

14、ms電壓分辨力：0.1dB頻譜純度：諧波：-30dBc；雜波：-40dBc調(diào)制：調(diào)幅：090%；調(diào)頻：0100kHzPSK、FSK 和 掃頻4.3”真彩液晶顯示（16位65536色）帶RS232接口，可選配GP-IB接口音頻源選件：10mHz1MHz輸出頻率計(jì)選件：10Hz1000MHz功耗：38W主要特點(diǎn)：采用直接數(shù)字合成（DDS）技術(shù)采可大規(guī)模編程器件（CPLD）技術(shù)全數(shù)字化調(diào)頻技術(shù)準(zhǔn)確的調(diào)制精度120dB程控衰減，實(shí)現(xiàn)微弱信號(hào)輸出接口齊全，多種存貯功能外頻標(biāo)輸入，實(shí)現(xiàn)真正意義上的全頻段高頻率分辨力?？扇〈鶻FG-7等高頻信號(hào)發(fā)生器采用SMT 貼片工藝，可靠性高體積?。?50×3

15、6×110mm重量輕：3.5kg1.3 DDS的優(yōu)劣1.3.1 DDS的優(yōu)點(diǎn)與傳統(tǒng)技術(shù)相比，DDS具有以下特殊優(yōu)點(diǎn) 田華，袁振東，趙明忠等. 電子測(cè)量技術(shù)M.西安:西安電子科技大學(xué)，2005：(1)輸出信號(hào)的頻率分辨率可以做到非常高，并且輸出信號(hào)的頻點(diǎn)數(shù)量可以做到非常多，可以近似看作輸出信號(hào)的頻率是連續(xù)可調(diào)的。(2)頻率轉(zhuǎn)換快。DDS系統(tǒng)輸出信號(hào)頻率轉(zhuǎn)換時(shí)間可達(dá)納秒(ns)數(shù)量級(jí)。(3)相位連續(xù)。(4)信號(hào)相干。DDS產(chǎn)生的所有頻率都由標(biāo)準(zhǔn)的同一時(shí)鐘源控制，因而很容易實(shí)現(xiàn)相干信號(hào)頻率的產(chǎn)生和變換，在通信、雷達(dá)、導(dǎo)航等設(shè)備中有極寬廣的應(yīng)用前景。(5)相位噪聲小。一般鎖相環(huán)為了減小相位噪

16、聲，必須減小回路的帶寬，致使鎖相環(huán)難于捕獲，頻率轉(zhuǎn)換速度和穩(wěn)定性不能保障。因?yàn)镈DS頻率由數(shù)字控制直接產(chǎn)生，沒有反饋環(huán)路，所以DDS輸出信號(hào)的相位噪聲很小。(6)復(fù)雜方式的信號(hào)調(diào)制很容易實(shí)現(xiàn)。DDS系統(tǒng)可以方便地實(shí)現(xiàn)線性調(diào)頻、FSK/PSK/GMSK等調(diào)制。(7)微處理器接口，控制容易，穩(wěn)定可靠。DDS全數(shù)字集成，工作穩(wěn)定，電磁兼容性好。(8)大規(guī)模集成，體積小，功耗低，重量輕。1.3.2 DDS的缺點(diǎn)當(dāng)然DDS也存在一些缺點(diǎn)，主要表現(xiàn)如下： (1)DDS系統(tǒng)輸出信號(hào)頻率的高端相對(duì)于現(xiàn)在的一些高頻應(yīng)用場(chǎng)合（比如3G通信等）來說是比較低的，輸出信號(hào)頻率的高端一般在幾十MHZ至400MHz左右。(

17、2)輸出信號(hào)當(dāng)中含有比較大的雜散信號(hào)：主要是下面三個(gè)因素造成的，a. 幅度量化誤差造成的雜散,b.相位截?cái)嗾`差造成的雜散,c.數(shù)模轉(zhuǎn)換器的非理想特性造成的雜散 姜萍,王建新,吉訓(xùn)生.FPGA實(shí)現(xiàn)的直接數(shù)字頻率合成器J.電子工程師.2002,28(5):4347。DDS技術(shù)剛面世時(shí)，由于存在上面的缺陷，所以得不到實(shí)際的應(yīng)用與發(fā)展。隨著電子技術(shù)的不斷發(fā)展，其缺點(diǎn)得到了一定的克服，現(xiàn)在DDS技術(shù)已經(jīng)在各個(gè)領(lǐng)域得到了廣泛地應(yīng)用 邵正途,高玉良.DDS/FPGA在信號(hào)產(chǎn)生系統(tǒng)中的應(yīng)用J.電子技術(shù),2005,(1): 8284。1.3.3 單芯片DDS介紹近年來，DDS技術(shù)獲得了長(zhǎng)足的進(jìn)步，在跳頻通信、電

18、子對(duì)抗、自動(dòng)控制和儀器設(shè)備等領(lǐng)域得到了廣泛的應(yīng)用，如美國(guó)模擬器件(AnalogDevices)公司的AD985x、AD995x系列單片DDS，其主要特性見表1.1。表1.1美國(guó)模擬器件公司DDS的主要特性型號(hào)主時(shí)鐘頻率/MHzDAC/bit頻率控制字/bit供電電壓/V電流/mA主時(shí)鐘倍頻器部比較器接口AD0854ASQ30012483.13.51210有有并/串AD985940010321.830有無串行AD995640014481.8和3.3無無串行AD995140014321.8有無串行AD995240014321.885有有串行AD995340014321.8有無串行AD9954400

19、14321.8有有串行AD9858100010323.13.5757無無并/串由于受器件水平的限制 (主要受D/A轉(zhuǎn)換器轉(zhuǎn)換速度的限制)，目前使用的DDS的時(shí)鐘頻率仍不太高。雖然有的芯片時(shí)鐘可達(dá)到1 GHz或1 GHz以上(如美國(guó)模擬器件公司的AD9858)，但高位數(shù)D/A轉(zhuǎn)換芯片的上限頻率還只能達(dá)到幾百兆赫，這樣DDS的輸出頻率就受到了極大的限制。因而在需要產(chǎn)生較高頻率信號(hào)的情況下，往往要采用DDS和鎖相環(huán)相結(jié)合的技術(shù)。借助于直接數(shù)字頻率合成(DDS)技術(shù)，人們又研制出了任意波形發(fā)生器(AWG)。其原理與采用DDS技術(shù)的正弦信號(hào)發(fā)生器一樣，只是用可讀寫存儲(chǔ)器(RAM)代替ROM來存儲(chǔ)波形數(shù)據(jù)

20、，根據(jù)需要通過微處理器更改其中的波形數(shù)據(jù)就達(dá)到了產(chǎn)生所需的任意波形是目的。1.4 本論文主要容本論文主要容如下：1. 對(duì)國(guó)外信號(hào)發(fā)生器的現(xiàn)狀進(jìn)行了介紹，并介紹了DDS系統(tǒng)的優(yōu)缺點(diǎn)2. 對(duì)FPGA的工作原理與設(shè)計(jì)流程進(jìn)行了簡(jiǎn)介，并分析了用FPGA來實(shí)現(xiàn)DDS的三種方法3. 對(duì)DDS的工作原理、特點(diǎn)和特性特性進(jìn)行研究、分析4. 系統(tǒng)方案和電路設(shè)計(jì)5. 調(diào)試6. 性能結(jié)果測(cè)試與分析7. 總結(jié)課題要實(shí)現(xiàn)的目標(biāo)：1. 信號(hào)輸出頻率圍：1Hz5MHz；2. 信號(hào)輸出頻率精度：1Hz；3. 信號(hào)輸出電壓圍（峰峰值）：0.2V5V；4. 信號(hào)輸出電壓精度：0.1V；5. 信號(hào)輸出類型：正弦波、方波、三角波。第

21、二章 FPGA工作原理2.1 FPGA簡(jiǎn)介2.1.1 FPGA的發(fā)展歷程與特性介紹隨著數(shù)字化技術(shù)的不斷普與，當(dāng)今社會(huì)已經(jīng)步入了一個(gè)數(shù)字集成電路廣泛應(yīng)用的時(shí)代。數(shù)字集成電路經(jīng)歷了由小中規(guī)模到超大規(guī)模與專用集成電路(ASIC)的發(fā)展歷程，其本身的變化就是翻天覆地的。一方面，微電子技術(shù)日新月異的發(fā)展使得半導(dǎo)體廠商已經(jīng)無力獨(dú)立承擔(dān)設(shè)計(jì)與制造集成電路的艱巨任務(wù)。另一方面，系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(ASIC)芯片，并希冀設(shè)計(jì)周期盡可能短以提升設(shè)計(jì)效率，滿足實(shí)時(shí)的需求?；谥T多因素的促進(jìn)，使得現(xiàn)場(chǎng)可編程邏輯器件的應(yīng)用成為大勢(shì)所趨，而這其中應(yīng)用最為廣泛的莫過于現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)和復(fù)雜

22、可編程邏輯器件(CPLD)。FPGA是一種半定制電路 張亮，沈沛意，肖瀟等. 基于 Xinlinx FPGA 的多核嵌入式系統(tǒng)設(shè)計(jì)基礎(chǔ)M.西安:西安電子科技大學(xué)，2011，可以歸屬于ASIC。FPGA的高度靈活性對(duì)定制電路的不足之處進(jìn)行了很好地彌補(bǔ)。在I/O功能上，F(xiàn)PGA支持多種不同的I/O標(biāo)準(zhǔn)；在存儲(chǔ)器需求上，大多數(shù)FPGA提供了嵌入式BRAM Block存儲(chǔ)器，使得用戶有實(shí)現(xiàn)片上存儲(chǔ)器的可能；而在配置上，由于FPGA在掉電后立即恢復(fù)成白片，部邏輯關(guān)系盡失，因而可實(shí)現(xiàn)反復(fù)使用，產(chǎn)生不同的電路功能。此外，擁有多種配置模式也是其出色之處。2.1.2 FPGA系統(tǒng)結(jié)構(gòu)和資源 王杰，王誠，謝龍漢.

23、 Xilinx FPGA/CPLD設(shè)計(jì)手冊(cè)M.:人民郵電，2011 羅苑棠. CPLD/FPGA 常用模塊與綜合系統(tǒng)設(shè)計(jì)實(shí)例精講M.:電子工業(yè)，2005 圖2.1 FPGA部資源結(jié)構(gòu)圖由于技術(shù)的進(jìn)步，產(chǎn)生了百萬級(jí)的FPGA，同時(shí)為了照顧用戶的特殊需求，現(xiàn)在包含了4種可編程資源，即位于芯片部的可編程邏輯單元(LE)、位于芯片四周的可編程I/O、分布在芯片各處的可編程布線資源和片嵌入式存儲(chǔ)器塊RAM。也增加了嵌入式乘法器、鎖相環(huán)的資源，如圖2.1所示。下面將對(duì)FPGA部資源進(jìn)行簡(jiǎn)單介紹。1.可編程邏輯單元(LE)圖2.2所示是一個(gè)典型的LE的結(jié)構(gòu)圖。 LE包括3個(gè)主要部分：查找表(LUT)、進(jìn)位邏

24、輯和輸出寄存器邏輯。圖2.2 典型的LE的結(jié)構(gòu)圖其中，F(xiàn)PGA用查找表(LUT)替代了CPLD中的乘積項(xiàng)陣列，它是FPGA中組合邏輯輸出乘積和的關(guān)鍵。大部分器件使用4輸入LUT，而有些器件提供輸入數(shù)量更大的LUT，以建立更復(fù)雜的功能。LUT由一系列級(jí)聯(lián)復(fù)用器構(gòu)成，如圖2.3所示。圖2.3 查找表(LUT)結(jié)構(gòu)示意圖復(fù)用器輸入可以被設(shè)置為高或者低邏輯電平。邏輯之所以被稱為查找表，是因?yàn)橥ㄟ^“查找”正確的編程級(jí)來選擇輸出，并根據(jù)LUT輸入信號(hào)通過復(fù)用器將輸出送到正確的地方。LUT本質(zhì)上就是一個(gè)RAM。LE的同步部分來自可編程寄存器，非常靈活，通常由全局器件時(shí)鐘來驅(qū)動(dòng)它，而任何時(shí)鐘域都可以驅(qū)動(dòng)任何L

25、E。寄存器的異步控制信號(hào)，如清位、復(fù)位或者預(yù)設(shè)等，都可以由其他邏輯產(chǎn)生，也可以來自I/O引腳。寄存器輸出通過LE后驅(qū)動(dòng)至器件布線通道，還可以反饋回LUT?？梢园鸭拇嫫髋月?，產(chǎn)生嚴(yán)格的組合邏輯功能，也可以完全旁路LUT，只使用寄存器用于存儲(chǔ)或者同步二這種，靈活的LE輸出級(jí)使其非常適合所有類型的邏輯操作。FPGA LE含有專門的進(jìn)位邏輯和LAB中的寄存器鏈布線，為這些信號(hào)提供最短。進(jìn)位比特可以來自LAB中的其他LE，也可以來自器件中的其他LAB。產(chǎn)生的進(jìn)位比特可以輸出到其他LE，或者器件互連中。2. 可編程布線FPGA器件中的布線通道看起來簡(jiǎn)單，但實(shí)際上提供更多的功能和互連。FPGA布線通道使器件

26、資源能夠與芯片任何地方的所有其他資源進(jìn)行通信。老款的非FPGA器件是無法實(shí)現(xiàn)的。FPGA布線通道可以分成兩類：本地互連與行列互連。本地互連直接連接LE或者LAB中的ALM，鄰近LAB之間進(jìn)行最短連接，稱為直接鏈路。另一類互連是行列互連。這類互連的長(zhǎng)度固定，跨過一定數(shù)量的LAB，或者整個(gè)器件。LABIO可以連接到本地互連，實(shí)現(xiàn)高速本地操作，或者直接連接至行列互連，向芯片的其他部分發(fā)送數(shù)據(jù)。3. 可編程I/OFPGAFO控制功能含在陣列邊沿的模塊中，所有器件資源都可以通過FPGA布線通道使用該功能。FPGA中的I/O模塊通常被稱為I/O單元。除了基本輸入、輸出與雙向信號(hào)，I/O引腳還支持多種I/O

27、標(biāo)準(zhǔn)，包括多種最新的低電壓高速標(biāo)準(zhǔn)。其他特性包括可變電流驅(qū)動(dòng)能力和擺率控制等，以提高電路板級(jí)信號(hào)完整性。上拉電阻形式的片匹配功能有助于減少電路板上的匹配元件數(shù)量。有些器件的I/O單元還含有鉗位二極管，使能后可以用做PCI總線的I/O。根據(jù)設(shè)計(jì)需要，器件中未使用的I/O引腳可以被設(shè)置為開漏或者三態(tài)。4. 嵌入式存儲(chǔ)器RAM現(xiàn)代FPGA器件除了LAB之外還含有特殊的硬件模塊。這些專用資源模塊占用了陣列中一個(gè)或者多個(gè)模塊，通過FPGA布線通道可以訪問這些模塊。這些專用資源通常在器件中以特殊行列模塊的形式進(jìn)行排列。存儲(chǔ)器模塊就是特殊的專用模塊，可以配置為不同類型的存儲(chǔ)器。FPGA存儲(chǔ)器模塊可以配置成單

28、端口或者雙端口RAM，或者可編程ROM，還可以用做移位寄存器或者FIFO緩沖，以替代LAB邏輯。由于FPGA存儲(chǔ)器模塊和器件中的其他結(jié)構(gòu)一樣可以進(jìn)行編程，因此，上電時(shí)能夠以任意存儲(chǔ)器容對(duì)其進(jìn)行初始化?？梢猿跏蓟癁槿我獯鎯?chǔ)器模式，并進(jìn)行測(cè)試，所以，這對(duì)設(shè)計(jì)調(diào)試非常有用。5. 嵌入式乘法器現(xiàn)代FPGA器件中另一類專用資源模塊是嵌入式乘法器。嵌入式乘法器是高性能邏輯模塊，能夠完成乘法、加法和累加操作。它們可以替代LUT邏輯來提高設(shè)計(jì)中的算術(shù)性能。這對(duì)DSP設(shè)計(jì)非常有用。這些I/O結(jié)構(gòu)支持高速協(xié)議，傳送速率達(dá)到每秒百兆位甚至千兆位。較高的傳送速率一般用于通信和網(wǎng)絡(luò)設(shè)備中。6. 時(shí)鐘所有FPGA器件都含

29、有專用時(shí)鐘輸入引腳。這些引腳接收時(shí)鐘信號(hào)，直接連接至芯片中的其他時(shí)鐘控制結(jié)構(gòu)。其他引腳可以用做時(shí)鐘引腳，但信號(hào)需要通過其他邏輯結(jié)構(gòu)。當(dāng)不用做時(shí)鐘時(shí)，時(shí)鐘輸入引腳可以用做標(biāo)準(zhǔn)I/O。時(shí)鐘輸入引腳一般饋入器件中的鎖相環(huán)PLL。2.1.3FPGA的設(shè)計(jì)流程FPGA設(shè)計(jì)方法可以總結(jié)為一個(gè)簡(jiǎn)單的設(shè)計(jì)流程，Altera的Quartus軟件是全集成開發(fā)工具，完全支持這一設(shè)計(jì)流程。具體步驟如下。(1)進(jìn)行源文件的編輯和編譯。首先需要將設(shè)計(jì)思路用文本方式或圖形方式表達(dá)出來，進(jìn)行排錯(cuò)編譯，為進(jìn)一步的邏輯綜合做準(zhǔn)備。常用的源程序輸入方式有原理圖輸入方式和文本輸入方式。(2)進(jìn)行邏輯綜合和優(yōu)化。將源文件經(jīng)過一系列的操

30、作，分解成一系列的邏輯電路與對(duì)應(yīng)的關(guān)系，最終獲得門級(jí)電路甚至更底層的電路描述文件，即生成與FPGA基本結(jié)構(gòu)相對(duì)應(yīng)的網(wǎng)表文件。(3)進(jìn)行目標(biāo)器件的布線/適配。在選用的目標(biāo)器件中建立起與網(wǎng)表文件符合的基本邏輯電路的對(duì)應(yīng)關(guān)系。(4)目標(biāo)器件的編程下載。如果編譯、綜合、布線/適配和行為仿真、功能仿真、時(shí)序仿真等過程都沒有發(fā)現(xiàn)問題，即滿足原設(shè)計(jì)的要求，則可以將布線/適配器產(chǎn)生的配置/下載文件下載電纜載入目標(biāo)芯片中。(5)硬件仿真硬件測(cè)試。將下載好程序的FPGA放在開發(fā)板上進(jìn)行測(cè)試，以驗(yàn)證設(shè)計(jì)。完整的FPGA設(shè)計(jì)流程如圖2.4所示。圖2.4 完整的FPGA設(shè)計(jì)流程2.2 FPGA實(shí)現(xiàn)DDS的方法目前，用F

31、PGA來實(shí)現(xiàn)DDS有兩種方法：基于IIR濾波器的實(shí)現(xiàn)方法、基于查找表(LUT)的實(shí)現(xiàn)方法。其中，采用LUT的方法較為通用，在FPGA設(shè)計(jì)中是較為主流的實(shí)現(xiàn)途徑，這緣于FPGA芯片中都會(huì)有豐富的LUT資源。2.2.1 基于IIR濾波器的DDS利用IIR濾波器產(chǎn)生正弦波如圖2.5所示，圖中IIR濾波器是一個(gè)全極點(diǎn)濾波器。圖2.5利用IIR濾波器產(chǎn)生正弦波該濾波器輸出與輸入之間的關(guān)系可表示為： （2-1）在z域可表示為： （2-2）從而其傳遞函數(shù)可表示為：（2-3）上式中，p1和p2是該濾波器的極點(diǎn)，且滿足，。經(jīng)過計(jì)算，可以知道：（2-4）因?yàn)閎是實(shí)數(shù)，所以p1和p2是復(fù)共軛，上式可以變?yōu)椋?（2-

32、5）顯然，兩個(gè)極點(diǎn)都是1，而且必然落在單位園上。從頻率角度來描述極點(diǎn)是： （2-6）對(duì)比式（2-5）和式（2-6），可以得出： （2-7）上面二式中，fs是抽樣頻率。假設(shè) f=fs/8 ,代入式（2-7）中，可以得出，因此。此時(shí)，圖2.5對(duì)應(yīng)的IIR濾波器的幅度頻譜如圖2.6所示，它的沖激響應(yīng)如圖2.7所示。圖2.6 時(shí)IIR濾波器的幅度頻譜圖2.7 時(shí)IIR濾波器的沖激響應(yīng)在圖2.5中，根據(jù)正弦信號(hào)頻譜特性，輸出信號(hào)的頻率為。從圖2.7中，可以清楚地看出來，這時(shí)的輸出信號(hào)是一個(gè)正弦波。2.2.2 基于查表法（LUT）的DDS一個(gè)典型的基于查表法（LUT）的DDS系統(tǒng)核心部分由相位累加器和波形

33、存儲(chǔ)器兩部分構(gòu)成?；诓楸矸ǎ↙UT）的DDS硬件結(jié)構(gòu)如圖2.8所示。在圖2.8中，相位累加器的位寬為 n bit，步進(jìn)值為K，波形存儲(chǔ)器的深度N為2n，寬度為L(zhǎng) bit。LUT中依相位順序存儲(chǔ)一個(gè)周期的波形數(shù)據(jù)。波形存儲(chǔ)器相位累加器 n n L圖2.8 基于DDS硬件結(jié)構(gòu)假定相位累加器的位寬為4bit，那么LUT深度N為16，此時(shí)其部所存數(shù)據(jù)如表2.1所示。這種對(duì)應(yīng)關(guān)系完整地體現(xiàn)在圖2.9中。表2.1 相位累加器位寬為4bit時(shí)LUT存儲(chǔ)的數(shù)據(jù)地址數(shù)據(jù)0000sin(0)0001sin(2/16)0011sin(2·2/16)1111sin(2·15/16)圖2.9相位累

34、加器位寬為4bit時(shí)LUT地址與存儲(chǔ)數(shù)據(jù)的對(duì)應(yīng)關(guān)系利用Matlab可生成所需存儲(chǔ)的數(shù)據(jù)。首先根據(jù)LUT的寬度L確定量化因子，然后根據(jù)LUT的深度產(chǎn)生一個(gè)周期的波形數(shù)據(jù)，最后通過floor函數(shù)完成浮點(diǎn)到定點(diǎn)數(shù)據(jù)的轉(zhuǎn)換。相位累加器的步進(jìn)值K決定了DDS的輸出頻率。K與LUT的深度N、輸出頻率 fd、抽樣頻率 fs滿足式(2.8)所示的關(guān)系式。 (2-8a) (2-8b)由式(2-8)可知，fs/ N 即為頻率分辨率。根據(jù)抽樣定理，可以得出，輸出頻率的最大值為 fs/ 2 。K又可稱為頻率控制字，改變K即可改變輸出頻率，如圖2.10所示。在圖2.10中，左半部分對(duì)應(yīng)的頻率控制字小于右半部分對(duì)應(yīng)的頻率

35、控制字，從而導(dǎo)致右半部分相位累加器輸出波形較為“陡峭”(斜率大)，LUT輸出頻率高。這是因?yàn)镵增大，使得系統(tǒng)可以在較短時(shí)間讀完LUT中的所有數(shù)據(jù)(一個(gè)周期的波形)。相位累加器輸出波形相位累加器輸出波形LUT輸出波形 LUT輸出波形圖2.10 頻率控制字K對(duì)相位累加器和LUT輸出波形的影響根據(jù)式(2-8)，在LUT深度N為256且采樣頻率 fs為100MHz的情況下，若要求輸出頻率 fd 為25MHz，則頻率控制字K為64。由于LUT的地址位寬為8bit(這取決于LUT的深度)，那么采用8bit表示整型數(shù)據(jù)64是沒有問題的。但是，如果要求輸出頻率為24MHz，則此時(shí)頻率控制字K為61.44，而8

36、bit只可用來表示數(shù)據(jù)的整數(shù)部分，如果以61近似，那么輸出頻率就變?yōu)?3.8MHz了，顯然這造成了誤差。為此，可將頻率控制字K的位寬擴(kuò)大，使其由兩部分即整數(shù)部分和小數(shù)部分構(gòu)成。這樣形成的細(xì)化相位累加器如圖2.11所示。 n+b K n+b n 地址+D圖2.11 細(xì)化的相位累加器在圖2.11中，相位累加器的步進(jìn)值K的位寬為(n+b)bit，由n bit整數(shù)部分和 b bit小數(shù)部分構(gòu)成，輸出選取其中的高n bit部分即整數(shù)部分作為L(zhǎng)UT的地址。仍以前述為例，假定此時(shí)相位累加器的步進(jìn)值位寬為12bit，其中，整數(shù)部分為8bit，小數(shù)部分為4bit，從而，61.44可由61.4375近似表示，輸出頻率即變?yōu)?3.99902MHz，誤差有了明顯的減小。細(xì)化后的DDS整體結(jié)構(gòu)如圖2.12所示。 K n+b n L相位累加器LUT圖2.12 細(xì)化后的DDS整體結(jié)構(gòu)在大多數(shù)應(yīng)用場(chǎng)合，需要輸出正交的正、余弦信號(hào)，此時(shí)可采用一個(gè)雙端口ROM存儲(chǔ)如圖2.9所示的正弦數(shù)據(jù)，外加兩個(gè)具有不同起始地址的相位累加器共同完成此需求，如圖2.13所示。 地址 sin 地址 cos相位累加器起始地址sin(/2)相位累加器起始地址sin(0)LUT圖2.13 產(chǎn)生正交的正、余弦信號(hào)的DDS整體結(jié)構(gòu)與圖2.8相比，圖2.13中的相位累加器的起始地址有所變化。第一個(gè)相位累加器的起始地址保持不