華工網(wǎng)絡數(shù)字電子技術(shù)作業(yè)

1、第1章作業(yè)1.1為了將600份文件順序編碼，如果采用二進制代碼，最少需要用幾位？如果改用八進制或十六進制代碼，則最少各需要用幾位？答：如用二進制最少需10位，用八進制最少需4位，用十六進制最少需3位1.4將下列二進制數(shù)轉(zhuǎn)換為等值的十進制數(shù)。（1）（101.011）2 ；（3）（1111.1111）2。解（1）（101.011）2 =5.375 （3）（1111.1111）2 =15.93751.5將下列二進制數(shù)轉(zhuǎn)換為等值的八進制數(shù)和十六進制數(shù)。（2）（1001.1101）2；（4）（101100.110011）2。解：（2）（1001.1101）2=(11.64)8=(9.D)16 （4）（1

2、01100.110011）2=(54.63)8=(2C.CC)161.6將下列十六進制數(shù)轉(zhuǎn)換為等值的二進制數(shù)。（1）（8.C）16；（3）（8F.FF）16。解：（8.C）16=（1000.1100）2（8F.FF）16=（10001111.11111111）21.9將下列十進制數(shù)轉(zhuǎn)換為等值的二進制數(shù)和十六進制數(shù)。要求二進制數(shù)保留小數(shù)點以后4位有效數(shù)字。（2）（188.875）10；（4）（174.06）10。解（2）：1.14用二進制補碼運算計算下列各式。式中的4位二進制數(shù)是不帶符號位的絕對值。如果和為負數(shù)，請求出負數(shù)的絕對值。（提示：所用補碼的有效位數(shù)應足夠表示代數(shù)和的最大絕對值。）（2）

3、1101+1011；（4）1101-1011；（6）1011-1101；（8）-1101-1011。解：第2章作業(yè)2.4已知邏輯函數(shù)的真值表如表P2.4（a）、（b）所示，試寫出對應的邏輯函數(shù)式。 表P2.4（a） 表P2.4（b）2.7寫出圖P2.7（a）、（b）所示電路的輸出邏輯函數(shù)式。圖P2.72.8已知邏輯函數(shù)Y的波形圖如圖P2.8所示，試求Y的真值表和邏輯函數(shù)式。圖P2.8 2.10將下列各函數(shù)式化為最小項之和的形式。（1）（3）（5）解：2.12將下列邏輯函數(shù)式化為與非與非形式，并畫出全部由與非邏輯單元組成的邏輯電路圖。（2）（4）解：電路圖如下：電路圖如下：2.13將下列邏輯函數(shù)

4、式化為或非或非形式，并畫出全部由或非邏輯單元組成的邏輯電路圖。（1）（3）解：電路圖如下：電路圖如下 ：2.15用邏輯代數(shù)的基本公式和常用公式將下列邏輯函數(shù)化為最簡與或形式。（2）（4）（6）（8）（10） 解：2.17用卡諾圖化簡法化簡以下邏輯函數(shù)。（2）（4）解：2.22將下列具有約束項的邏輯函數(shù)化為最簡與或形式。（2），給定約束條件為。（4），給定約束條件為。第3章作業(yè)3.8試畫出圖P3.8（a）、（b）兩個電路的輸出電壓波形，輸入電壓波形如圖（c）所示。圖P3.83.10圖P3.10中的G1G4是OD輸出結(jié)構(gòu)的與非門74HC03，它們接成線與結(jié)構(gòu)。試寫出線與輸出Y與輸入A1、A2、B1

5、、B2、C1、C2、D1、D2之間的邏輯關(guān)系式，并計算外接電阻RL取值的允許范圍。圖P3.103.12在圖P3.12所示的電路中，試計算當輸入端分別接0V、5V和懸空時輸出電壓vO的數(shù)值，并指出三極管工作在什么狀態(tài)。假定三極管導通以后vBE0.7V，電路參數(shù)如圖中所注。三極管的飽和導通壓降VCE（sat）0.1V，飽和導通內(nèi)阻RCE（sat）=20。圖P3.123.14指出圖P3.14中各門電路的輸出是什么狀態(tài)（高電平、低電平或高阻態(tài)）。已知這些門電路都是74系列TTL電路。圖P3.143.15說明圖P3.15中各門電路的輸出是高電平還是低電平。已知它們都是74HC系列CMOS電路。圖P3.1

6、53.16在圖P3.16所示的由74系列TTL與非門組成的電路中，計算門GM能驅(qū)動多少同樣的與非門。要求GM輸出的高、低電平滿足VOH3.2V，VOL0.4V。與非門的輸入電流為IIL-1.6mA，IIH40A。VOL0.4V時輸出電流最大值為IOL（max）=16mA，VOH3.2V時輸出電流最大值為IOH（max）=-0.4mA。GM的輸出電阻可忽略不計。圖P3.163.17在圖P3.17所示由74系列TTL或非門組成的電路中，試求門GM能驅(qū)動多少同樣的或非門。要求GM輸出的高、低電平滿足VOH3.2V、VOL0.4V。或非門每個輸入端的輸入電流為IIL-1.6mA，IIH40A。VOL0

7、.4V時輸出電流最大值為IOL（max）=16mA，VOH3.2V時輸出電流最大值為IOH（max）=-0.4mA。GM的輸出電阻可忽略不計。圖P3.173.18試說明在下列情況下，用萬用表測量圖P3.18中的vI2端得到的電壓各為多少：（1）vI1懸空；（2）vI1接低電平（0.2V）；（3）vI1接高電平（3.2V）；（4）vI1經(jīng)51電阻接地；（5）vI1經(jīng)10k電阻接地。圖中的與非門為74系列的TTL電路，萬用表使用5V量程，內(nèi)阻為20k/V。圖P3.183.19若將上題中的與非門改為74系列TTL或非門，試問在上述五種情況下測得的vI2各為多少？3.20若將圖P3.18中的門電路改為

8、CMOS與非門，試說明當vI1為題3.18給出的五種狀態(tài)時測得的vI2各等于多少？3.21在圖P3.21所示電路中R1、R2和C構(gòu)成輸入濾波電路。當開關(guān)S閉合時，要求門電路的輸入電壓VIL0.4V；當開關(guān)S斷開時，要求門電路的輸入電壓VIH4V，試求R1和R2的最大允許阻值。G1G5為74LS系列TTL反相器，它們的高電平輸入電流IIH20A，低電平輸入電流。圖P3.213.23計算圖P3.23電路中上拉電阻RL的阻值范圍。其中G1、G2、G3是74LS系列OC門，輸出管截止時的漏電流為IOH100A，輸出低電平VOL0.4V時允許的最大負載電流IOL（max）=8mA。G4、G5、G6為74

9、LS系列與非門，它們的輸入電流為，IIH20A。給定VCC=5V，要求OC門的輸出高、低電平滿足VOH3.2V、VOL0.4V。圖P3.233.24在圖P3.24電路中，已知G1和G2、G3為74LS系列OC輸出結(jié)構(gòu)的與非門，輸出管截止時的漏電流最大值為IOH（max）=100A，低電平輸出電流最大值為IOL（max）=8mA，這時輸出的低電平為VOL（max）=0.4V。G3G5是74LS系列的或非門，它們高電平輸入電流最大值為IIH（max）=20A，低電平輸入電流最大值為IIL（max）=-0.4mA。給定VCC=5V，要求滿足VOH34V、VOL0.4V，試求RL取值的允許范圍。圖P3

10、.243.25圖P3.25所示是一個繼電器線圈驅(qū)動電路。要求在vI=VIH時三極管T截止，而vI=0時三極管T飽和導通。已知OC門輸出管截止時的漏電流IOH100A，導通時允許流過的最大電流IOL（max）=10mA，管壓降小于0.1V，導通內(nèi)阻小于20。三極管=50，飽和導通壓降VCE（sat）=0.1V，飽和導通內(nèi)阻RCE（sat）=20。繼電器線圈內(nèi)阻240，電源電壓VCC=12V，VEE=-8V，R2=3.2k，R3=18k，試求R1的阻值范圍。圖P3.253.26在圖P3.26（a）所示電路中已知三極管導通時VBE=0.7V，飽和壓降VCE（sat）=0.3V，飽和導通內(nèi)阻為RCE（

11、sat）=20，三極管的電流放大系數(shù)=100。OC門G1輸出管截止時的漏電流約為50A，導通時允許的最大負載電流為16mA，輸出低電平0.3V。G2G5均為74系列TTL電路，其中G2為反相器，G3和G4是與非門，G5是或非門，它們的輸入特性如圖P3.26（b）所示。試問：（1）在三極管集電極輸出的高、低電平滿足VOH3.5V、VOL0.3V的條件下，Ra的取值范圍有多大？（2）若將OC門改成推拉式輸出的TTL門電路，會發(fā)生什么問題？圖P3.26第4章4.2圖P4.2是一個多功能函數(shù)發(fā)生電路，試寫出當S0S1S2S3為00001111 16種不同狀態(tài)時輸出Y的函數(shù)關(guān)系式。圖P4.24.6有一水

12、箱由大、小兩臺水泵ML和MS供水，如圖P4.6所示。水箱中設置了3個水位檢測元件A、B、C，水面低于檢測元件時，檢測元件給出高電平；水面高于檢測元件時，檢測元件給出低電平。現(xiàn)要求當水位超過C點時水泵停止工作；水位低于C點而高于B點時MS單獨工作；水位低于B點而高于A點時ML單獨工作；水位低于A點時ML和MS同時工作。試用門電路設計一個控制兩臺水泵的邏輯電路，要求電路盡量簡單。圖P4.64.7設計一個代碼轉(zhuǎn)換電路，輸入為4位二進制代碼，輸出為4位格雷碼。可以采用各種邏輯功能的門電路來實現(xiàn)。4位格雷碼見本書第1.5節(jié)的表1.5.2。4.12試畫出用3線8線譯碼器74HC138（見圖4.3.8）和門

13、電路產(chǎn)生如下多輸出邏輯函數(shù)的邏輯圖。4.14用3線8線譯碼器74HC138和門電路設計1位二進制全減器電路。輸入為被減數(shù)、減數(shù)和來自低位的借位；輸出為兩數(shù)之差和向高位的借位信號。4.23用8選1數(shù)據(jù)選擇器74HC151（見圖4.3.24）設計一個組合邏輯電路。該電路有3個輸入邏輯變量A、B、C和1個工作狀態(tài)控制變量M。當M=0時電路實現(xiàn)“意見一致”功能（A、B、C狀態(tài)一致時輸出為1，否則輸出為0），而M=1時電路實現(xiàn)“多數(shù)表決”功能，即輸出與A、B、C中多數(shù)的狀態(tài)一致。4.24用8選1數(shù)據(jù)選擇器設計一個函數(shù)發(fā)生器電路，它的功能如表P4.24所示。表P4.24第5章作業(yè)5.2畫出圖P5.2由或非

14、門組成的SR鎖存器輸出端Q、的電壓波形，輸入端SD、RD的電壓波形如圖中所示。解：如圖所示P5.25.5在圖P5.5所示電路中，若CLK、S、R的電壓波形如圖中所示，試畫出Q和端與之對應的電壓波形。假定觸發(fā)器的初始狀態(tài)為Q=0。圖P5.5解如圖A5.5所示5.9若主從結(jié)構(gòu)SR觸發(fā)器的CLK、S、R、各輸入端的電壓波形如圖P5.9所示，試畫出Q、端對應的電壓波形。P5.95.12若主從結(jié)構(gòu)JK觸發(fā)器CLK、J、K端的電壓波形如圖P5.12所示，試畫出Q、端對應的電壓波形。圖P5.125.15已知CMOS邊沿觸發(fā)方式JK觸發(fā)器各輸入端的電壓波形如圖P5.15所示，試畫出Q、端對應的電壓波形。圖P5

15、.155.18設圖P5.18中各觸發(fā)器的初始狀態(tài)皆為Q=0，試畫出在CLK信號連續(xù)作用下各觸發(fā)器輸出端的電壓波形。圖P5.185.21在圖P5.21所示的主從JK觸發(fā)器電路中，CLK和A的電壓波形如圖中所示，試畫出Q端對應的電壓波形。設觸發(fā)器的初始狀態(tài)為Q=0。圖P5.215.24試畫出圖P5.24所示電路輸出端Y、Z的電壓波形。輸入信號A和CLK的電壓波形如圖中所示。設觸發(fā)器的初始狀態(tài)均為Q=0。圖P5.24第6章作業(yè)6.4試分析圖P6.4時序電路的邏輯功能，寫出電路的驅(qū)動方程、狀態(tài)方程和輸出方程，畫出電路的狀態(tài)轉(zhuǎn)換圖，檢查電路能否自啟動。圖P6.46.7分析圖P6.7的時序邏輯電路，寫出電

16、路的驅(qū)動方程、狀態(tài)方程和輸出方程，畫出電路的狀態(tài)轉(zhuǎn)換圖，說明電路能否自啟動。圖P6.76.12分析圖P6.12的計數(shù)器電路，畫出電路的狀態(tài)轉(zhuǎn)換圖，說明這是多少進制的計數(shù)器。十六進制計數(shù)器74LS161的功能表如表6.3.4所示。 圖P6.12 6.13試分析圖P6.13的計數(shù)器在M=1和M=0時各為幾進制。74160的功能表與表6.3.4相同。圖P6.136.16設計一個可控進制的計數(shù)器，當輸入控制變量M=0時工作在五進制，M=1時工作在十五進制。請標出計數(shù)輸入端和進位輸出端。6.19圖P6.19電路是由兩片同步十進制計數(shù)器74160組成的計數(shù)器，試分析這是多少進制的計數(shù)器，兩片之間是幾進制。

17、74160的功能表與表6.3.4相同。、圖P6.196.21畫出用兩片同步十進制計數(shù)器74160接成同步三十一進制計數(shù)器的接線圖?？梢愿郊颖匾拈T電路。74160的邏輯圖和功能表見圖6.3.21和表6.3.4。6.32用JK觸發(fā)器和門電路設計一個4位格雷碼計數(shù)器，它的狀態(tài)轉(zhuǎn)換表應如表P6.32所示。表P6.326.34設計一個控制步進電動機三相六狀態(tài)工作的邏輯電路。如果用1表示電機繞組導通，0表示電機繞組截止，則三個繞組ABC的狀態(tài)轉(zhuǎn)換圖應如圖P6.34所示，M為輸入控制變量，當M=1時為正轉(zhuǎn)，M=0時為反轉(zhuǎn)。P6.34第7章作業(yè)7.3試用2片1024×8位的ROM組成1024

18、15;8位的存儲器。7.5試用4片2114（1024×4位的RAM）和3線8線譯碼器74HC138（見圖4.3.8）組成4096×4位的RAM。7.6試用16片2114（1024×4位的RAM）和3線8線譯碼器74HC138（見圖4.3.8）組成8K×8位的RAM。7.9用16×4位的ROM設計一個將兩個2位二進制數(shù)相乘的乘法器電路，列出ROM的數(shù)據(jù)表，畫出存儲矩陣的點陣圖。7.14圖P7.14是用16×4位ROM和同步十六進制加法計數(shù)器74LS161組成的脈沖分頻電路，ROM的數(shù)據(jù)表如表P7.14所示。試畫出在CLK信號連續(xù)作用下D

19、3、D2、D1和D0輸出的電壓波形，并說明它們和CLK信號頻率之比。表P7.14P7.14第8章作業(yè)8.2試分析圖P8.2的與-或邏輯陣列，寫出Y1、Y2與A、B、C、D之間的邏輯關(guān)系式。圖P8.2 8.5試分析圖P8.5給出的用PAL16R4構(gòu)成的時序邏輯電路，寫出電路的驅(qū)動方程、狀態(tài)方程、輸出方程，畫出電路的狀態(tài)轉(zhuǎn)換圖。工作時，11腳接低電平。圖P8.5第10章作業(yè)10.3在圖P10.3（a）所示的施密特觸發(fā)器電路中，已知R1=10k，R2=30k。G1和 G2為CMOS反相器，VDD=15V。（1）試計算電路的正向閾值電壓VT+、負向閾值電壓VT和回差電壓VT。（2）若將圖P10.3（b

20、）給出的電壓信號加到圖P10.3（a）電路的輸入端，試畫出輸出電壓的波形。圖P10.310.9圖P10.9是用TTL門電路接成的微分型單穩(wěn)態(tài)觸發(fā)器，其中Rd阻值足夠大，保證穩(wěn)態(tài)vA時為高電平。R的阻值很小，保證穩(wěn)態(tài)時vI2為低電平。試分析該電路在給定觸發(fā)信號vI作用下的工作過程，畫出vA、vO1、vI2和vO的電壓波形。Cd的電容量很小，它與Rd組成微分電路。圖P10.910.11圖P10.11是用兩個集成單穩(wěn)態(tài)觸發(fā)器74121所組成的脈沖變換電路，外接電阻和外接電容的參數(shù)如圖中所示。試計算在輸入觸發(fā)信號vI作用下vO1、vO2輸出脈沖的寬度，并畫出與vI波形相對應的vO1、vO2的電壓波形。

21、vI的波形如圖中所示。圖P10.1110.13圖P10.13是用CMOS反相器組成的對稱式多諧振蕩器。若RF1= RF2=10k，C1= C2=0.01F，RP1= RP2=33k，試求電路的振蕩頻率，并畫出vI1、vO1、vI2、vO2各點的電壓波形。圖P10.1310.18在圖10.4.17電路中，已知CMOS集成施密特觸發(fā)器的電源電壓VDD=15V，VT+=9V，VT=4V，試問：（1）為了得到占空比為q=50%的輸出脈沖，R1與R2的比值應取多少？（2）若給定R1=3k，R2=8.2k，C=0.05F，電路的振蕩頻率為多少？輸出脈沖的占空比又是多少？10.20圖P10.20是用555定時器組成的開機延時電路。若給定C=25F，R=91k，VCC=12V，試計算常閉開關(guān)S斷開以后經(jīng)過多長的延遲時間vO才跳變?yōu)楦唠娖?。圖P10.2010.25圖P10.25是用兩個555定時器接成的延遲報警器。當開關(guān)S斷開后，經(jīng)過一定的延遲時間后揚聲器開始發(fā)出聲音。如果在延遲時間內(nèi)S重新閉合，揚聲器不會發(fā)出聲音。在圖中給定的參數(shù)下，試求延遲時間的具體數(shù)值和揚聲器發(fā)