04章組合電路復(fù)習(xí)題

1、*4組合邏輯電路193*多選題3A1311-188051. 用門電路進(jìn)行組合邏輯電路設(shè)計(jì)可能進(jìn)行的步驟有( )。 A列真值表和寫出邏輯函數(shù)式 B邏輯函數(shù)化簡與轉(zhuǎn)換 C畫出狀態(tài)轉(zhuǎn)換圖 D畫出邏輯圖1. ABD2. 用中規(guī)模集成電路進(jìn)行組合邏輯電路設(shè)計(jì)主要有( )。 A電路功能全選用 B電路功能部分選用 C電路功能擴(kuò)展使用 D電路功能改動(dòng)使用2. ABCD3. 組合邏輯電路在電路結(jié)構(gòu)上的特點(diǎn)是( )。 A只含有門電路 B不含反饋電路 C可以有觸發(fā)器 D不含存儲單元3. ABD4. 下列電路中，屬于組合邏輯電路的有( )。 A觸發(fā)器 B編碼器 C數(shù)據(jù)選擇器 D寄存器4. BC5. 下列電路中，不屬于

2、組合邏輯電路的有( )。 A全加器 B計(jì)數(shù)器 C數(shù)據(jù)選擇器 D寄存器5. BD6. 對用門電路組成的組合電路進(jìn)行分析可能進(jìn)行的步驟有( )。 A從輸入出發(fā)逐級寫出各門電路的輸出表達(dá)式直至寫出邏輯函數(shù)的表達(dá)式 B對各輸出函數(shù)表達(dá)式進(jìn)行化簡與轉(zhuǎn)換 C列出各邏輯函數(shù)的真值表 D從真值表分析出相應(yīng)的邏輯功能6. ABCD7. 要設(shè)計(jì)一個(gè)兩位二進(jìn)制數(shù)值比較器可能的方案有( )。 A用門電路來實(shí)現(xiàn) B改用模擬電路 C用四位二進(jìn)制數(shù)值比較器改接 D用其它中規(guī)模集成電路如譯碼器改接7. ACD8. 對一個(gè)3線-8線譯碼器正確的敘述是( )。 A它有3個(gè)主要輸入端 B它有8個(gè)主要輸入端 C它是二進(jìn)制譯碼器 D同

3、一時(shí)間只有一個(gè)輸出端是有效的8. ACD9. 對一個(gè)全加器正確的敘述是( )。 A三個(gè)輸入端任意交換不影響電路的功能 B不作任何改動(dòng)就可當(dāng)作全減器使用 C對低位進(jìn)位端接0就變成了半加器 D兩個(gè)輸出端可以交換9. AC10. 組合邏輯電路的特點(diǎn)有( )。 A具有“記憶”功能 B任何時(shí)刻的輸出，僅與當(dāng)時(shí)的輸入狀態(tài)組合有關(guān)，與電路過去的狀態(tài)無關(guān) C任何時(shí)刻的輸出，與當(dāng)時(shí)的輸入狀態(tài)組合及電路過去的狀態(tài)有關(guān) D不具有“記憶”功能10. BD11. 消除競爭-冒險(xiǎn)現(xiàn)象的方法有: ( )等方法。 A接入濾波電容 B引入封鎖脈沖 C引入選通脈沖 D修改邏輯設(shè)計(jì)11. ABCD單選題1023A2383-1881

4、61. 在二進(jìn)制譯碼器中，若輸入有4位代碼，則輸出有( )信號。 A2個(gè) B4個(gè) C8個(gè) D16個(gè)1. D2. 用高電平為輸出有效的譯碼器實(shí)現(xiàn)組合邏輯電路時(shí)，還需要( )。 A與非門 B或非門 C與門 D或門2. D3. 用低電平為輸出有效的譯碼器實(shí)現(xiàn)組合邏輯電路時(shí)，還需要( )。 A與非門 B或非門 C與門 D或門3. A4. 在下列電路中，只有( )屬于組合邏輯電路。 A觸發(fā)器 B計(jì)數(shù)器 C數(shù)據(jù)選擇器 D寄存器4. C5. 在組合邏輯電路的常用設(shè)計(jì)方法中，可以用( )來表示邏輯抽象的結(jié)果。 A真值表 B狀態(tài)表 C狀態(tài)圖 D特性方程5. A6. 組合邏輯電路的競爭冒險(xiǎn)是由于( )引起的。 A

5、電路不是最簡 B電路有多個(gè)輸出 C電路中存在延遲 D電路使用不同的門電路6. C7. 能實(shí)現(xiàn)從多個(gè)輸入端中選出一路作為輸出的電路稱為( )。 A觸發(fā)器 B計(jì)數(shù)器 C數(shù)據(jù)選擇器 D譯碼器7. C8. 能完成兩個(gè)1位二進(jìn)制數(shù)相加并考慮到低位來的進(jìn)位的器件稱為( )。 A編碼器 B譯碼器 C全加器 D半加器8. C9. 只考慮本位數(shù)而不考慮低位來的進(jìn)位的加法稱為( )。 A全加 B半加 C全減 D半減9. B10. 用來判斷電路全部輸入中“1”的個(gè)數(shù)奇偶性的電路稱為( )。 A觸發(fā)器 B計(jì)數(shù)器 C數(shù)據(jù)選擇器 D奇偶校驗(yàn)器10. D11. 用代碼代表特定信號或者將代碼賦予特定含義的過程稱為( )。 A

6、譯碼 B編碼 C數(shù)據(jù)選擇 D奇偶校驗(yàn)11. B12. 把代碼的特定含義翻譯出來的過程稱為( )。 A譯碼 B編碼 C數(shù)據(jù)選擇 D奇偶校驗(yàn)12. A13. 如需要判斷兩個(gè)二進(jìn)制數(shù)的大小或相等，可以使用( )電路。 A譯碼器 B編碼器 C數(shù)據(jù)選擇器 D數(shù)據(jù)比較器13. D14. 半導(dǎo)體數(shù)碼管的每個(gè)顯示線段都是由( )構(gòu)成的。 A燈絲 B發(fā)光二極管 C發(fā)光三極管 D熔絲14. B15. 在各種顯示器件中，( )的功耗是最小的。 A熒光數(shù)碼管 B半導(dǎo)體數(shù)碼管 C液晶顯示器 D輝光數(shù)碼管15. C16. 下列電路中屬于組合邏輯電路的有( )。 A全加器 BJK觸發(fā)器 C寄存器 D計(jì)數(shù)器16. A17.

7、下列電路中屬于組合邏輯電路的有( )。 AJK觸發(fā)器 B譯碼器 C寄存器 D計(jì)數(shù)器17. B18. 從結(jié)構(gòu)看，組合邏輯電路由門電路構(gòu)成，不含( )，也不含反饋電路，信號從輸入開始單向傳輸?shù)捷敵觥?A記憶電路 B脈沖電路 C電容 D電感18. A19. 從結(jié)構(gòu)看，組合邏輯電路由門電路構(gòu)成，不含記憶電路，也不含( )，信號從輸入開始單向傳輸?shù)捷敵觥?A脈沖電路 B反饋電路 C觸發(fā)器 D三態(tài)門19. B20. 組合邏輯電路是指任何時(shí)刻電路的輸出由當(dāng)時(shí)的( )決定。 A輸出 B輸入和輸出共同 C輸入 D狀態(tài)20. C21. 用文字、符號或者數(shù)碼表示特定對象的過程，叫做( )。 A譯碼 B輸入 C輸出

8、D編碼21. D22. 將十進(jìn)制數(shù)的十個(gè)數(shù)字編成二進(jìn)制代碼的過程叫( )。 A二進(jìn)制編碼 B奇偶校驗(yàn)編碼 C莫爾斯編碼 D二十進(jìn)制編碼(或BCD編碼)22. D23. 在幾個(gè)信號同時(shí)輸入時(shí)，只對優(yōu)先級別最高的進(jìn)行編碼叫( )。 A優(yōu)先編碼 BASCII編碼 C貝爾編碼 D莫爾斯編碼23. A24. 把代碼的特定含義翻譯出來的過程叫( )。 A編碼 B全譯碼 C譯碼 D莫爾斯譯碼24. C25. 把代碼的特定含義翻譯出來的過程叫譯碼；n位二進(jìn)制譯碼器工作時(shí)只有( )個(gè)輸出有效。 An-1 B2的n次方 Cn D125. D26. 兩個(gè)1位二進(jìn)制數(shù)相加叫做( )。 A半加 B全加 C超前進(jìn)位相加

9、D逐位相加26. A27. 兩個(gè)同位的加數(shù)以及來自低位的進(jìn)位三者相加叫做( )。 A半加 B全加 C逐位相加 D超前進(jìn)位相加27. B28. 從若干輸入數(shù)據(jù)中選擇一路作為輸出的電路叫( )。 A數(shù)據(jù)分配器 B編碼器 C數(shù)據(jù)選擇器 D譯碼器28. C29. 當(dāng)輸入信號改變狀態(tài)時(shí)，輸出端可能出現(xiàn)過渡干擾脈沖的現(xiàn)象叫( )。 A錯(cuò)碼 B校驗(yàn)錯(cuò) C競爭 D競爭冒險(xiǎn)29. D30. 當(dāng)有兩個(gè)輸入信號同時(shí)改變狀態(tài)的現(xiàn)象叫( )。 A錯(cuò)碼 B校驗(yàn)錯(cuò) C競爭 D競爭冒險(xiǎn)30. C31. 異或邏輯門完成的運(yùn)算也稱為( )。 A模2加 B與或 C與非 D或非31. A32. 將5個(gè)“1”異或起來得到的結(jié)果為( )

10、。 A不定 B1 C D1111132. B33. 將4個(gè)1異或的結(jié)果是( )。 A不定 B1 C D111133. C34. 如果A和B異或的結(jié)果是C，則A和C異或的結(jié)果為( )。 AA BB CC D134. B35. 如果A和B異或的結(jié)果是C，則B和C異或的結(jié)果為( )。 AA BB CC D135. A36. 一個(gè)二進(jìn)制編碼器若需要對12個(gè)輸入信號進(jìn)行編碼，則要采用( )位二進(jìn)制代碼。 A5 B12 C3 D436. D37. 5變量輸入譯碼器，其譯碼輸出信號最多可有( )個(gè)。 A32 B5 C31 D1037. A38. 輸出高電平有效的4線16線譯碼器的輸入,ABCD=1010時(shí)，

11、輸出Y15Y0=( )。 A0000000000100000 C000000000000101038. B39. 全加器與半器的區(qū)別是( )。 A全加器、半加器都要考慮低位來的進(jìn)位 B半加器要考慮低位來的進(jìn)位，全加器則不需要考慮 C全加器、半加器都不用考慮低位來的進(jìn)位 D全加器要考慮低位來的進(jìn)位，半加器則不需要考慮39. D40. 對于高電平是輸出有效電平的譯碼器，每個(gè)輸出都是對應(yīng)輸入( )。 A最小項(xiàng)的非 B最大項(xiàng) C最小項(xiàng) D最大項(xiàng)的非40. C41. 用高電平是輸出有效電平的譯碼器實(shí)現(xiàn)組合邏輯電路時(shí)，還需要增加( )。 A與門 B或非門 C與非門 D或門41. D42. 對于低電平是輸出

12、有效電平的譯碼器，每個(gè)輸出都是( )。 A對應(yīng)的最小項(xiàng) B對應(yīng)的最大項(xiàng) C對應(yīng)最小項(xiàng)的非 D對應(yīng)最大項(xiàng)的非42. C43. 用低電平是輸出有效電平的譯碼器實(shí)現(xiàn)組合邏輯電路時(shí)，還需要增加( )。 A非門 B與門 C或非門 D與非門43. D44. 當(dāng)輸入變量中“1”的個(gè)數(shù)為奇數(shù)時(shí)，奇校驗(yàn)器的輸出為( )。 A1 B C10 D不定44. A45. 當(dāng)輸入變量中“1”的個(gè)數(shù)為偶數(shù)時(shí)，奇校驗(yàn)器的輸出為( )。 A1 B C不定 D0145. B46. 能將二進(jìn)制代碼轉(zhuǎn)變成原來的含義的電路稱為( )。 A譯碼器 B編碼器 C數(shù)據(jù)選擇器 D數(shù)據(jù)分配器46. A47. 優(yōu)先編碼器同時(shí)有兩個(gè)輸入信號時(shí)，是對

13、( )的輸入信號編碼。 A高電平 B低電平 C優(yōu)先級別高 D隨機(jī)選中47. C48. 24線譯碼器有( )。 A2條輸入線，4條輸出線 B4條輸入線，2條輸出線 C4條輸入線，8條輸出線 D8條輸入線，2條輸出線48. A49. 以下有關(guān)組合邏輯電路的特點(diǎn)，錯(cuò)誤的是( )。 A電路中沒有記憶單元 B結(jié)構(gòu)上只能由門電路組成 C即存在輸入到輸出的通路又有從輸出到輸入的反饋回路 D在任何時(shí)刻的輸出狀態(tài)只取決于這一時(shí)刻的輸入狀態(tài)，而與電路的原來狀態(tài)無關(guān)49. C50. 為了提高運(yùn)行速度，通常采用( )。 A串行進(jìn)位加法器B并行進(jìn)位加法器 C串行并行進(jìn)位加法器D超前進(jìn)位加法器50. D51. 以下哪一些

14、不是液晶顯示器的特點(diǎn)( )。 A響應(yīng)速度快B顯示不夠清晰C功耗極小D工作電壓低51. A52. 能將輸入信號轉(zhuǎn)變成二進(jìn)制代碼的電路稱為( )。 A數(shù)據(jù)選擇器B譯碼器C編碼器D數(shù)據(jù)分配器52. C53. 普通編碼器同時(shí)有兩個(gè)輸入信號時(shí)，將( )。 A對高電平信號編碼 B對低電平信號編碼 C隨機(jī)選取一個(gè)信號編碼D出現(xiàn)編碼錯(cuò)誤53. D54. 2-4線譯碼器有( )。 A2條輸入線,4條輸出線 B4條輸入線,2條輸出線 C4條輸入線,8條輸出線 D8條輸入線,2條輸出線54. A55. 半導(dǎo)體數(shù)碼顯示器的特點(diǎn)是( )。 A工作電壓較高B工作電流大 C亮度低D工作可靠性差55. B56. 發(fā)光二極管可

15、以簡稱為( )。 ALCD BLED CELD DCLD56. B57. 消除競爭冒險(xiǎn)的方法，不正確的是( )。 A選通法B增加冗余項(xiàng)法C加電阻法D濾波法57. C58. 競爭冒險(xiǎn)的判斷方法是( )。 A幾何法B時(shí)序法C函數(shù)法D卡諾圖法58. D59. 74LS152屬于的是( )。 A16選1數(shù)據(jù)選擇器 B單4選1數(shù)據(jù)選擇器 C雙4選1數(shù)據(jù)選擇器 D8選1數(shù)據(jù)選擇器59. D60. 產(chǎn)生競爭冒險(xiǎn)現(xiàn)象的原因是由于( )。 A管子過熱B外界干擾 C溫度D信號在傳輸過程中的延遲60. D61. 在組合邏輯電路上，設(shè)置附加的控制，不可以( )。 A控制電路的工作狀態(tài) B作為輸入信號的選通信號 C作為

16、輸出信號的選通信號 D實(shí)現(xiàn)器件的擴(kuò)展61. B62. 對于一個(gè)16選1的數(shù)據(jù)選擇器，應(yīng)有( )個(gè)地址輸入端。 A1B4C8D1662. B63. 74LS151屬于( )數(shù)據(jù)選擇器。 A2選1B4選1C8選1D16選163. C64. 以下有關(guān)組合邏輯電路的特點(diǎn)，敘述不正確的是( )。 A有從輸入到輸出的通路B有從輸出到輸入的反饋回路 C電路中沒有記憶單元D在結(jié)構(gòu)上只能由門電路組成64. B65. 當(dāng)變量A，B，C取值為000和111時(shí),輸出Y為1,其他均為0. 因此它是一種能夠判斷( )。 A輸入信號是否一致B輸出信號是否一致 C輸入信號是否為0D輸出信號是否為065. A66. 用兩片74

17、LS85級聯(lián)可組成( )位的數(shù)值比較器。 A4B8C16D3266. B67. 編碼器的輸出為( )。 A二進(jìn)制代碼B十進(jìn)制代碼CASCII碼 D任意進(jìn)制代碼67. A68. 將09十個(gè)十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制代碼的電路，叫( )編碼器。 A4線2線B2線4線 C10線4線 D4線10線68. C69. 將4位BCD碼的十組代碼翻譯成09十個(gè)對應(yīng)的輸出信號的電路,稱為( )譯碼器。 A2線4線 B4線2線 C10線4線 D4線10線69. D70. 對一個(gè)8選1的數(shù)據(jù)選擇器，應(yīng)有( )個(gè)地址輸入端。 A1 B2 C3 D870. C71. CT74LS138是( )。 A數(shù)據(jù)選擇器B數(shù)據(jù)分配器C編

18、碼器D譯碼器71. D72. CT74LS247是( )。 A編碼器B譯碼器C液晶顯示器D七段顯示譯碼器72. D73. 數(shù)據(jù)選擇器，又稱為( )。 A開關(guān)選擇器B多路選擇開關(guān)C雙路選擇開關(guān)D數(shù)字過濾器73. B74. 組合電路的分析是指( )。 A已知邏輯圖，求解邏輯表達(dá)式的過程B已知真值表，求解邏輯功能的過程 C已知邏輯圖，求解邏輯功能的過程D已知真值表，求解邏輯表達(dá)式的過程74. C75. 組合邏輯電路的設(shè)計(jì)是指( )。 A 已知邏輯要求，求解邏輯表達(dá)式并畫邏輯圖的過程 B已知邏輯要求，列真值表的過程C已知邏輯要求，求解邏輯功能的過程 D已知邏輯要求，求解邏輯表達(dá)式75. A76. 二進(jìn)

19、制編碼器是指( )。 A 能夠?qū)⑷舾蓚€(gè)輸入信號轉(zhuǎn)換成其他的輸出信號 B 能夠?qū)⒛硞€(gè)控制信息轉(zhuǎn)換成給定的二進(jìn)制數(shù) C 能夠?qū)⒛硞€(gè)控制信息轉(zhuǎn)換成給定的十進(jìn)制數(shù) D 能夠?qū)?的N次方個(gè)輸入信號變成N位二進(jìn)制代碼76. D77. 二-十進(jìn)制編碼器是指( )。 A 將二進(jìn)制代碼轉(zhuǎn)換成09個(gè)數(shù)字B將09個(gè)數(shù)字轉(zhuǎn)換成二進(jìn)制代碼的電路 C二進(jìn)制和十進(jìn)制電路D十進(jìn)制電路77. B78. 二進(jìn)制譯碼器是指( )。 A 將二進(jìn)制代碼轉(zhuǎn)換成2的N次方個(gè)控制信息中特定的一個(gè) B 將某個(gè)特定的控制信息轉(zhuǎn)換成二進(jìn)制數(shù) C 將二進(jìn)制代碼轉(zhuǎn)換成09個(gè)數(shù)字 D 具有以上三種功能78. A79. 半加器是指( )。 A兩個(gè)同位的二

20、進(jìn)制數(shù)相加B兩個(gè)二進(jìn)制數(shù)相加 C兩個(gè)同位的十進(jìn)制數(shù)相加D兩個(gè)同位的二進(jìn)制數(shù)和來自低位的進(jìn)位三者相加79. A80. 全加器是指( )。 A兩個(gè)同位的二進(jìn)制數(shù)相加B兩個(gè)同位的十進(jìn)制數(shù)相加 C不帶進(jìn)位兩個(gè)同位的二進(jìn)制數(shù)相加D兩個(gè)同位的二進(jìn)制數(shù)和來自低位的進(jìn)位三者相加80. D81. 組合電路的競爭冒險(xiǎn)是指( )。 A 輸入信號有干擾時(shí)，在輸出端產(chǎn)生了干擾脈沖 B 輸入信號改變狀態(tài)時(shí)，輸出端可能產(chǎn)生的虛假信號 C 輸入信號不變時(shí)，輸出端可能產(chǎn)生的虛假信號 D 輸入信號有干擾時(shí)，在輸入端產(chǎn)生了干擾脈沖81. B82. 下列( )方法可以消除組合電路的競爭冒險(xiǎn)現(xiàn)象。 A輸入狀態(tài)不變B加精密的電源C加電感

21、D接濾波電容82. D83. 常用的中規(guī)模集成電路構(gòu)成的組合邏輯部件沒有( )。 A加法器B譯碼器C數(shù)據(jù)發(fā)生器D數(shù)據(jù)比較器83. C3B2319-188991. 用二進(jìn)制代碼表示有關(guān)對象的過程叫二進(jìn)制編碼；n位二進(jìn)制編碼器有( )個(gè)輸入，有n個(gè)輸出。 An-1 B2n Cn D2n 18942. B2. n位編碼器有2n個(gè)輸入，有n個(gè)輸出；這樣的編碼過程叫( )。 A二進(jìn)制編碼 B二-十進(jìn)制編碼 CBCD編碼 D奇偶校驗(yàn)編碼18943. A3. 用二進(jìn)制代碼表示有關(guān)對象的過程叫二進(jìn)制編碼；n位二進(jìn)制編碼器有2n個(gè)輸入，有( )個(gè)輸出。 A2n B2n Cn Dn-118944. C4. 把代碼

22、的特定含義翻譯出來的過程叫譯碼；n位二進(jìn)制譯碼器最多可有( )個(gè)輸出。 A2n B2n Cn-1 Dn+118945. B5. 輸出低電平有效的二十進(jìn)制譯碼器的輸入8421BCD碼為0110時(shí)，其輸出90為( )。 A0001000000 B0110000000 C1110111111 D000000011018946. C6. 下面邏輯電路的邏輯功能是( )。 A表決不通過，少數(shù)為1時(shí)值為1 B奇校驗(yàn)，三個(gè)變量中有奇數(shù)個(gè)1時(shí)值為1 C表決，多數(shù)為1時(shí)值為1 D偶校驗(yàn)，三個(gè)變量中有偶數(shù)個(gè)1時(shí)值為118947. B7. 下面邏輯電路所示的邏輯函數(shù)為 Y=( )。 AABC B CDA+B+C18

23、948. A8. 題圖所示邏輯電路對應(yīng)的功能是( )。 A偶校驗(yàn)器 B表決電路 C全加器,Y1是本位和,Y2是本位進(jìn)位 D大小比較器18949. C9. 下面邏輯電路所示的邏輯函數(shù)為 Y1、Y2分別為( )。 A, AB+BC+AC BABC，ABC CA+B+C，AB+BC+AC DABC, AB+BC+AC18950. D10. 圖示邏輯電路的功能是( )。 A二位同比較器,當(dāng)A1A0=B1B0時(shí)Y為1 B二位大于比較器,當(dāng)A1A0>B1 B0時(shí)Y為1 C二位不同比較器,當(dāng)A1A0B1B0時(shí)Y為1 D二位小于比較器,當(dāng)A1A0<B1 B0時(shí)Y為118951. A11. 下面邏輯

24、電路所示的邏輯函數(shù)為 Y=( )。 AA1B1 +A0B0 B(A1B1)(A0B0) C(A1+B1) (A0+B0) D(A1B1)+(A0B0)18952. B12. 下面邏輯電路所示的邏輯函數(shù)功能是 ( )。 A二位同比較器,當(dāng)A1A0=B1B0時(shí)Y為1 B二位大于比較器,當(dāng)A1A0>B1B0時(shí)Y為1 C二位不同比較器,當(dāng)A1A0B1B0時(shí)Y為1 D二位小于比較器,當(dāng)A1A0<B1B0時(shí)Y為118953. C13. 下面邏輯電路所示的邏輯函數(shù)為 Y=( )。 A(A1+B1) (A0+B0) B(A1B1)+(A0B0) CA1B1+A0B0 DA1B1A0B018954.

25、 B14. 右圖所示邏輯電路對應(yīng)的邏輯函數(shù)為 Y=( )。 A B BAB CA DAB18955. C15. 右圖所示邏輯電路的邏輯功能是( )。 A當(dāng)A與B相同時(shí)Y為1 B一位小于比較器，當(dāng)A小于B時(shí)Y為1 C當(dāng)A與B不同時(shí)Y為1 D一位大于比較器，當(dāng)A大于B時(shí)Y為118956. D16. 題圖所示邏輯電路對應(yīng)的邏輯函數(shù)為 Y=( )。 A B BA CAB DAB18957. A17. 下面邏輯電路對應(yīng)的邏輯函數(shù)的功能是( )。 A當(dāng)A大于B時(shí)Y為1 B當(dāng)A小于B時(shí)Y為1 C當(dāng)A與B不同時(shí)Y為1 D當(dāng)A與B相同時(shí)Y為118958. B18. 為了使74LS138 3-8譯碼器6端輸出為低

26、電平，輸入端A2A1A0應(yīng)置( )。 A011 B110 C111 D00018959. B19. 試確定圖示電路的輸出邏輯狀態(tài)。H和Z的輸出分別為( )。 A1和1 B0和1 C1和0 D0和018960. C判斷題453A3339-189181. 編碼器是將有特定意義的輸入數(shù)字信號，編成若干位二進(jìn)制代碼的組合邏輯電路。1. A2. 編碼器是將十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制代碼的組合邏輯電路。2. B3. 全加器是同時(shí)考慮低位的進(jìn)位的一位加法器。3. A4. 全加器是能進(jìn)行多位二進(jìn)制運(yùn)算的加法器。4. B5. 組合邏輯電路是其輸出只和當(dāng)時(shí)的輸入有關(guān)而和電路過去的狀態(tài)無關(guān)的數(shù)字電路。5. A6. 組合邏

27、輯電路的特點(diǎn)是不含存儲元件和反饋控制電路。6. A7. 組合邏輯電路是能處理數(shù)字信號的電子電路。7. B8. 數(shù)據(jù)選擇器是從多個(gè)輸入中選擇一路作為輸出的控制電路，也稱多路開關(guān)。8. A9. 數(shù)據(jù)選擇器是將一路輸入信號輸出到多路輸出中的一路的控制電路。9. B10. 全加器是只能進(jìn)行兩個(gè)一位二進(jìn)制數(shù)加法的組合邏輯電路。10. B11. 組合邏輯電路由門電路構(gòu)成，不含記憶電路，也不含反饋電路。11. A12. 組合邏輯電路是指任何時(shí)刻電路的輸出僅由當(dāng)時(shí)的輸入決定。12. A13. n位二進(jìn)制編碼器有2的n次方個(gè)輸入，有n個(gè)輸出。13. A14. 將十進(jìn)制數(shù)的十個(gè)數(shù)字編成二進(jìn)制代碼的過程叫BCD編碼

28、。14. A15. 在幾個(gè)信號同時(shí)輸入時(shí)，只對優(yōu)先級別最高的進(jìn)行編碼叫優(yōu)先編碼。15. A16. 從若干輸入數(shù)據(jù)中選擇一路作為輸出的電路叫數(shù)據(jù)選擇器。16. A17. 將1999個(gè)“1”異或起來得到的結(jié)果為1。17. A18. 一個(gè)二進(jìn)制編碼器若需要對12個(gè)輸入信號進(jìn)行編碼，則要采用4位二進(jìn)制代碼。18. A19. 5變量輸入譯碼器，其譯碼輸出信號最多應(yīng)有32個(gè)。19. A20. 全加器要考慮低位來的進(jìn)位，半加器則不需要考慮。20. A21. 當(dāng)輸入變量中“1”的個(gè)數(shù)為奇數(shù)時(shí)，奇校驗(yàn)器的輸出為1。21. A22. 組合邏輯電路由門電路和記憶電路組成。22. B23. 組合邏輯電路是指任何時(shí)刻電

29、路的輸出不僅由當(dāng)時(shí)的輸入決定, 還與電路原來的狀態(tài)有關(guān)。23. B24. n位二進(jìn)制編碼器有n個(gè)輸入，有2的n次方個(gè)輸出。24. B25. 將十進(jìn)制數(shù)的十個(gè)數(shù)字編成二進(jìn)制代碼的過程叫十進(jìn)制編碼。25. B26. 在幾個(gè)信號同時(shí)輸入時(shí)，普通編碼器將會出現(xiàn)編碼錯(cuò)誤。26. A27. 將數(shù)據(jù)輸出到多路中的一路的電路叫數(shù)據(jù)選擇器。27. B28. 將8個(gè)“1”異或起來得到的結(jié)果為1。28. B29. 一個(gè)二進(jìn)制編碼器若需要對4個(gè)輸入信號進(jìn)行編碼，則要采用4位二進(jìn)制代碼。29. B30. 3變量輸入譯碼器，其譯碼輸出信號最多應(yīng)有6個(gè)。30. B31. 半加器要考慮低位來的進(jìn)位，全加器則不需要考慮。31.

30、 B32. 當(dāng)輸入變量中“1”的個(gè)數(shù)為奇數(shù)時(shí)，奇校驗(yàn)器的輸出為0。32. B33. 競爭-冒險(xiǎn)是門電路中兩個(gè)輸入信號同時(shí)向相反的邏輯電平跳變而在電路輸出端可能產(chǎn)生尖峰脈沖的現(xiàn)象。33. A34. 競爭-冒險(xiǎn)是門電路中兩個(gè)輸入信號同時(shí)向相反的邏輯電平跳變而在電路輸出端產(chǎn)生尖峰脈沖的現(xiàn)象。34. B35. 集成的8-3線優(yōu)先編碼器74LS148輸出是低電平有效，每個(gè)輸出對應(yīng)輸入變量的一個(gè)最小項(xiàng)。35. B36. 集成的3-8線譯碼器74LS138輸出是低電平有效，每個(gè)輸出對應(yīng)輸入變量的一個(gè)最小項(xiàng)。36. A37. 集成的3-8線譯碼器74LS138輸出是低電平有效，8個(gè)輸出是3變量的全部最小項(xiàng)。3

31、7. B38. 集成的雙4-1線數(shù)據(jù)選擇器74LS153輸出是高電平有效，不用作任何改動(dòng)就可作為8-1線數(shù)據(jù)選擇。38. B39. 集成的雙4-1線數(shù)據(jù)選擇器74LS153有兩個(gè)片選控制端, 它們分別用來控制對應(yīng)的一個(gè)數(shù)據(jù)選擇器工作。39. A3B336-189571. 邏輯電路如圖所示,當(dāng)A=0，B=1時(shí)，Y=1。 19000. B2. 集成的8-3線優(yōu)先編碼器74LS148中的片選控制端為低電平時(shí)允許進(jìn)行編碼。19001. A3. 集成的8-3線優(yōu)先編碼器74LS148中的s是無信號擴(kuò)展控制端, 當(dāng)本片無有效輸入信號時(shí)它輸出0。19002. A4. 集成的8-3線優(yōu)先編碼器74LS148中的EX是有信號擴(kuò)展輸出端, 當(dāng)本片有有效輸入信號時(shí)它輸出有效信號0, 因此它可用作擴(kuò)展后的低位輸出。19003. B5. 集成的3-8線譯碼器74LS138有3個(gè)片選控制端S1、2、3，它們的取值組合不為100時(shí)使電路工作。19004. B6. 集成的3-8線譯碼器74LS138有3個(gè)片選控制端S1、2、3，擴(kuò)