Verilog HDL語(yǔ)言 四位數(shù)字頻率計(jì) 課程設(shè)計(jì)

1、1、設(shè)計(jì)目的和要求1、設(shè)計(jì)一個(gè)4位十進(jìn)制數(shù)字頻率計(jì)。2、測(cè)量范圍19999Hz，采用4位數(shù)碼管顯示，有溢出指示。3、量程有1KHz，1MHz兩檔，用LED燈指示。4、讀數(shù)大于9999時(shí)，頻率計(jì)處于超量程狀態(tài)，發(fā)出溢出指示，下次量程，量程自動(dòng)增大一檔。5、讀數(shù)小時(shí)，頻率計(jì)處于前量程狀態(tài)，下次測(cè)量，量程自動(dòng)減小一檔。6、采用記憶顯示方式，在計(jì)數(shù)與顯示電路中間加以鎖存電路，每次計(jì)數(shù)結(jié)束，將計(jì)數(shù)結(jié)果送鎖存器鎖存，并保持到下一個(gè)計(jì)數(shù)結(jié)束。2、設(shè)計(jì)原理1、基本原理頻率測(cè)量的基本原理是計(jì)算每秒鐘內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)。這就要求sysclk能產(chǎn)生一個(gè)1s脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每一個(gè)計(jì)數(shù)器cntp的使能端進(jìn)

2、行同步控制。當(dāng)clK_cnt高電平時(shí)允許計(jì)數(shù)，并保持其所計(jì)的數(shù)。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)將計(jì)數(shù)器在前1s的計(jì)數(shù)值鎖存進(jìn)鎖存器reg中，并由外部的7段譯碼器譯出并穩(wěn)定顯示。原理圖如圖1-1脈沖形成模塊計(jì)數(shù)模塊譯碼模塊控制模塊分頻模塊量程切換模塊被測(cè)信號(hào)鎖存清零使能基準(zhǔn)信號(hào)圖1-12、模塊原理根據(jù)數(shù)字頻率計(jì)的基本原理，本文設(shè)計(jì)方案的基本思想是分為五個(gè)模塊來(lái)實(shí)現(xiàn)其功能，即整個(gè)數(shù)字頻率計(jì)系統(tǒng)分為分頻模塊、控制模塊、計(jì)數(shù)模塊、譯碼模塊和量程自動(dòng)切換模塊等幾個(gè)單元，并且分別用VHDL對(duì)其進(jìn)行編程，實(shí)現(xiàn)了閘門控制信號(hào)、計(jì)數(shù)電路、鎖存電路、顯示電路等。3、設(shè)計(jì)內(nèi)容1、分頻模塊由于晶體振蕩器提供的為

3、50MHz的時(shí)鐘，而在整個(gè)頻率計(jì)里將用到周期為2s，半個(gè)周期為1s的閘門信號(hào)，所以我們?cè)诖四K先分頻產(chǎn)生0.5Hz的分頻信號(hào)。always(posedge sysclk)beginif(cnt=26b10_1111_1010_1111_0000_1000_0000)begin clk_cnt<=clk_cnt;cnt<=0;endelsebegin cnt<=cnt+1;endend二進(jìn)制的26b10_1111_1010_1111_0000_1000_0000，即為十進(jìn)制的50x107，由程序中的clk_cnt<=clk_cnt;cnt<=0;得知會(huì)產(chǎn)生我們想要的

4、周期為2s的clk_int信號(hào)。仿真結(jié)果如圖1-2.圖1-22、 4位十進(jìn)制計(jì)數(shù)器模塊4位十進(jìn)制計(jì)數(shù)器模塊包含4位十進(jìn)制的計(jì)數(shù)器，用來(lái)對(duì)施加到時(shí)鐘脈沖輸入端的待測(cè)信號(hào)產(chǎn)生的脈沖進(jìn)行計(jì)數(shù)，十進(jìn)制計(jì)數(shù)器具有清零控制和進(jìn)位擴(kuò)展輸出的功能。always(posedge clkint)beginif(clk_cnt)beginif(cntp1=b1001)begin cntp1<=b0000; cntp2<=cntp2+1;if(cntp2=b1001)begin cntp2<=b0000; cntp3<=cntp3+1;if(cntp3=b1001)begin cntp3<

5、;=b0000; cntp4<=cntp4+1;if(cntp4=b1001)begin cntp4<=b0000; led=1;本程序采用的是以累加的方法結(jié)合巧妙地if語(yǔ)句進(jìn)行四重循環(huán)，實(shí)現(xiàn)四位十進(jìn)制不同的高低級(jí)別，實(shí)現(xiàn)計(jì)數(shù)。一位十進(jìn)制原理圖仿真如圖1-3。圖1-3四位十進(jìn)制原理圖仿真如圖1-4。圖1-43、鎖存模塊如果計(jì)數(shù)器輸出直接與譯碼器相連接，那么在計(jì)數(shù)過(guò)程中輸出端則隨輸入脈沖數(shù)的增加而不斷跳變，那么顯示數(shù)碼管則也會(huì)不斷閃爍跳變，讓人不能看到穩(wěn)定的輸出，設(shè)鎖存器后，則不再跳變，便可清晰讀出計(jì)數(shù)結(jié)果。其生成的功能模塊如圖所示：if(cntp1!=b0000|cntp2!=b0

6、000|cntp3!=b0000|cntp4!=b0000)begincntq1<=cntp1;cntq2<=cntp2;cntq3<=cntp3;cntq4<=cntp4; cntp1<='b0000;cntp2<=b0000;cntp3<=b0000;cntp4<=b0000;4、動(dòng)態(tài)掃描模塊本設(shè)計(jì)采用掃描方式來(lái)實(shí)現(xiàn)LED數(shù)碼管動(dòng)態(tài)顯示，控制好數(shù)碼管之間的延遲時(shí)間相當(dāng)重要。根據(jù)人眼視覺(jué)暫留原理，LED數(shù)碼管每秒導(dǎo)通16次以上，人眼就無(wú)法LED數(shù)碼管短暫的不亮，認(rèn)為是一直點(diǎn)亮的（其實(shí)LED數(shù)碼管是以一定頻率在閃動(dòng)的）。但是，延時(shí)（導(dǎo)通頻

7、率）也不是越小越好，因?yàn)長(zhǎng)ED數(shù)碼管達(dá)到一定亮度需要一定時(shí)間。如果延時(shí)控制的不好則會(huì)出現(xiàn)閃動(dòng)，或者亮度不夠，根據(jù)經(jīng)驗(yàn)，延時(shí)0.005S可以達(dá)到滿意的效果。另外，顯示的字符有變化時(shí)，可在延時(shí)到達(dá)后送一個(gè)地電平（共陰極數(shù)碼管）LED數(shù)碼管先短暫熄滅，再顯示一個(gè)字符，可使在視覺(jué)上字符的變化更清楚。begincase(cnt14:13)'b00:begin scan<=b00000001;dat<=cntq1; end'b01:begin scan<=b00000010;dat<=cntq2; end'b10:begin scan<=b000001

8、00;dat<=cntq3; end'b11:begin scan<=b00001000;dat<=cntq4; enddefault:begin scan<=bx;dat<=bx; end5、譯碼模塊譯碼模塊是對(duì)計(jì)數(shù)出的數(shù)進(jìn)行譯碼顯示出來(lái)。 endcasecase(dat3:0)4b0000:begin seg76:0=7b1111110:end4b0001:seg76:0=7b0110000;4b0010:seg76:0=7b1101101;4b0011:seg76:0=7b1111001;4b0100:seg76:0=7b0110011;4b0101

9、:seg76:0=7b1011011;4b0110:seg76:0=7b1011111;4b0111:seg76:0=7b1110000;4b1000:seg76:0=7b1111111;4b1001:seg76:0=7b1111011;default:seg76:0=bX;其中分別對(duì)應(yīng)著十進(jìn)制的09這是個(gè)數(shù)字。6、編譯仿真最后的程序的編譯仿真結(jié)果如圖1-5。圖1-5附錄1： module cymometer(seg7,scan,sysclk,clkin);output6:0seg7;output7:0scan;output led;reg led;input sysclk; /20MHz時(shí)鐘

10、信號(hào)input clkin;reg6:0seg7;reg7:0scan;reg25:0cnt;reg clk_cnt;reg2:0cntp1,cntp2,cntp3,cntp4;reg2:0cntq1,cntq2,cntq3,cntq4;reg3:0dat;always(posedge sysclk)beginif(cnt=26b1_0111_1101_0111_1000_0100_0000)begin clk_cnt<=clk_cnt;cnt<=0;endelsebegin cnt<=cnt+1;endendalways(posedge clkint)beginif(clk

11、_cnt)beginif(cntp1=b1001)begin cntp1<=b0000; cntp2<=cntp2+1;if(cntp2=b1001)begin cntp2<=b0000; cntp3<=cntp3+1;if(cntp3=b1001)begin cntp3<=b0000; cntp4<=cntp4+1;if(cntp4=b1001)begin cntp4<=b0000; led=1;endendendendelse begin cntp1<=cntp+1;endendelse beginif(cntp1!=b0000|cntp2!

12、=b0000|cntp3!=b0000|cntp4!=b0000 |)begincntq1<=cntp1;cntq2<=cntp2;cntq3<=cntp3;cntq4<=cntp4; cntp1<='b0000;cntp2<=b0000;cntp3<=b0000;cntp4<=b0000; endendendalwaysbegincase(cnt14:13)'b00:begin scan<=b00000001;dat<=cntq1; end'b01:begin scan<=b00000010;dat<=cntq2; end'b10:begin scan<=b00000100;dat<=cntq3; end'b11:begin scan<=b00001000;dat<=cntq4; enddefault:begin scan<=bx;dat<=bx; endendcasecase(dat3:0)4b0000:begin seg76:0=7b1111110:end4b0001:seg76:0=7b0110000;4b0010:seg76:0=7b1101101;4b0011:seg