用Verilog HDL設(shè)計(jì)計(jì)數(shù)器

1、用Verilog HDL設(shè)計(jì)計(jì)數(shù)器一、 實(shí)驗(yàn)?zāi)康?. 學(xué)習(xí)使用Verilog HDL語言，并學(xué)會使用進(jìn)行Quartus軟件編程和仿真；2. 掌握數(shù)字電路的設(shè)計(jì)方法，熟悉設(shè)計(jì)過程及其步驟；3. 培養(yǎng)學(xué)生的動手能力，能學(xué)以致用，為今后從事電子線路設(shè)計(jì)打下良好基礎(chǔ)；4. 鞏固加深對數(shù)電知識的理解，在仿真調(diào)試過程中，能結(jié)合原理來分析實(shí)驗(yàn)現(xiàn)象；二、 實(shí)驗(yàn)內(nèi)容1. 設(shè)計(jì)內(nèi)容及要求1) 利用Verilog HDL設(shè)計(jì)一個以自己學(xué)號后三位為模的計(jì)數(shù)器；2) 編寫源程序；3) 給出仿真電路圖和仿真波形圖；2. 需求分析：由于本人的學(xué)號后3位為212，所以應(yīng)編一個以212為模的加法計(jì)數(shù)器。若采用同步清零的方法，則

2、計(jì)數(shù)為0211，化為二進(jìn)制數(shù)即為0 0000 0000計(jì)到0 1101 0011。3. 編寫源代碼：module count_212(out,data,load,reset,clk); output 8:0 out;input 8:0 data;input load,reset,clk;reg 8:0 out;always (posedge clk) /clk上升沿觸發(fā)beginif(!reset)out=9h000; /同步清零，低電平有效else if (load)out=data; /同步預(yù)置else if (out=211)out=9h000; /計(jì)數(shù)最大值為211，超過清零else

3、out=out+1; /計(jì)數(shù)endendmodule 程序說明：該計(jì)數(shù)器為一個9位計(jì)數(shù)器，計(jì)數(shù)范圍0211，具有同步同步置數(shù)和同步清零功能。時鐘的上升沿有效，當(dāng)clk信號的上升沿到來時，如果清零信號為0，則清零；若不為0，計(jì)數(shù)器進(jìn)行計(jì)數(shù)，計(jì)至211處同步清零。4. 畫出仿真電路圖： 圖1為同步置數(shù)、同步清零加法計(jì)數(shù)器的仿真電路圖 圖1 仿真電路圖5. 畫出仿真波形先對邏輯波形進(jìn)行初始化設(shè)置，將清零信號restest置1，置數(shù)信號load置0，得到的仿真波形圖2所示，波形終止處如圖3所示,圖4為計(jì)數(shù)到211后自動清零。當(dāng)reset=0，計(jì)數(shù)器清零；當(dāng)reset=1，load=0時，計(jì)數(shù)器計(jì)數(shù)；當(dāng)

4、reset=1、load=1時,計(jì)數(shù)器計(jì)數(shù)。由于延時較長，上升沿觸發(fā)顯示不是很明顯。 圖2 開始計(jì)數(shù)的狀態(tài)波形圖3 邏輯波形-波形終止處圖4 計(jì)數(shù)到211然后清零三、 實(shí)驗(yàn)結(jié)果由仿真波形可以看出，計(jì)數(shù)器從0 0000 0000計(jì)到0 1101 0011后便清零。而0 1101 0011B=211D, 所以該計(jì)數(shù)器即為一個模為211的計(jì)數(shù)器，符合實(shí)驗(yàn)要求。四、 實(shí)驗(yàn)總結(jié) 1. 計(jì)數(shù)器功能表ClkResetLoadOut上升沿0X清零上升沿10置數(shù)（data）上升沿11計(jì)數(shù) 2. 應(yīng)熟知計(jì)數(shù)器的使用方法，并能設(shè)計(jì)出任意進(jìn)制的計(jì)數(shù)器，在設(shè)計(jì)時才能得心應(yīng)手。計(jì)數(shù)進(jìn)制的改變，包括清零法（同步清零和異步清零）和置數(shù)法。假定計(jì)數(shù)器的計(jì)數(shù)進(jìn)制為N,要將其改為M進(jìn)制的計(jì)數(shù)器，M N 。當(dāng)計(jì)數(shù)器從全零狀態(tài)開始計(jì)數(shù)，若采用同步清零法，設(shè)計(jì)時應(yīng)經(jīng)過M-1個狀態(tài)后清零；若采用異步清零法，設(shè)計(jì)時應(yīng)經(jīng)過M個狀態(tài)后清零。這樣就跳過了M個狀態(tài)，實(shí)現(xiàn)了M進(jìn)制計(jì)數(shù)器。因?yàn)椴捎卯惒角辶惴〞a(chǎn)生清零不可靠的問題，本實(shí)驗(yàn)采用的為同步清零法。 3. 本實(shí)驗(yàn)采用的是數(shù)據(jù)流描述方式來描述電路，通過assign連續(xù)賦值實(shí)現(xiàn)組合邏輯功能，使用簡單，語句易于讀懂。