基于FPGA的電子時(shí)鐘設(shè)計(jì)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上Civil Aviation University of China電子技術(shù)應(yīng)用設(shè)計(jì)報(bào)告基于FPGA的電子時(shí)鐘設(shè)計(jì)專 業(yè)： 通信工程 學(xué) 號(hào)： xxxxxxx 學(xué)生姓名： xxx 所屬學(xué)院： 電信學(xué)院 任課教師： xxx 摘要本設(shè)計(jì)采用EDA技術(shù)，采用原理圖和硬件描述語(yǔ)言VHDL混合編程設(shè)計(jì)時(shí)鐘邏輯系統(tǒng)，在QuartusII5.0工具軟件環(huán)境下，采用自頂向下的設(shè)計(jì)方法，由各個(gè)基本模塊共同構(gòu)建了一個(gè)基于FPGA的電子時(shí)鐘。本時(shí)鐘系統(tǒng)主芯片采用EP1C6Q240C8N，具有顯示時(shí)間、日期、時(shí)間及日期校準(zhǔn)、整點(diǎn)報(bào)時(shí)、定時(shí)鬧鐘等功能。其中時(shí)間采用24小時(shí)循環(huán)計(jì)數(shù)，日期計(jì)數(shù)器具

2、有閏年、月大、月小的判斷并準(zhǔn)確計(jì)數(shù)功能。通過(guò)按鍵控制可以實(shí)現(xiàn)：日期和時(shí)間的切換顯示、日期和時(shí)間的校準(zhǔn)、鬧鐘的開關(guān)控制。關(guān)鍵詞 ：FPGA；電子時(shí)鐘；原理圖；VHDL語(yǔ)言；AbstractIn my design EDA technology is used, and I designed the clock logic system by means of schematic and VHDL hardware description language. Under QuartusII5.0 Tools software environment, I used the top-down des

3、ign methodology, where various basic modules work together to build a FPGA-based electronic clock.The main chip of the clock system is EP1C6Q240C8N, which has the function of time display, date display, time and date calibration, the whole point of time, and regular alarm clock. Furthermore, 24-hour

4、 cycle, date counter which time has leap-year, month, a small month's judgment and accurate counting function are designed. What we can achieve through the control buttons are as follows: switching the display of date and time, calibration of date and time, and the alarm switch control.Keywords:

5、 FPGA; electronic clock; schematic; VHDL language;目錄基于FPGA的電子時(shí)鐘設(shè)計(jì)1.FPGA介紹FPGA（FieldProgrammable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸

6、出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。 現(xiàn)場(chǎng)可編程門陣列（FPGA）是可編程器件。與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)，F(xiàn)PGA利用小型查找表（16×1RAM）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端，觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O，由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過(guò)向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來(lái)實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯

7、功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實(shí)現(xiàn)的功能，F(xiàn)PGA允許無(wú)限次的編程。2電子時(shí)鐘的設(shè)計(jì)方案2.1時(shí)鐘系統(tǒng)整體介紹本時(shí)鐘系統(tǒng)主要由分頻器模塊、計(jì)數(shù)模塊、譯碼模塊、顯示模塊、校時(shí)模塊以及鬧鐘模塊構(gòu)成。由分頻器從48MHZ晶振中得到1HZ信號(hào)給計(jì)數(shù)器提供標(biāo)準(zhǔn)時(shí)鐘，譯碼器將計(jì)數(shù)器數(shù)據(jù)譯碼數(shù)碼管能顯示的信號(hào)，顯示模塊掃描譯碼器數(shù)據(jù)并顯示。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間（如北京時(shí)間）一致，故需要在電路上加一個(gè)校時(shí)電路，同時(shí)標(biāo)準(zhǔn)的1HZ時(shí)間信號(hào)必須做到準(zhǔn)確穩(wěn)定。系統(tǒng)框圖如下：按鍵分頻器按鍵晶振期計(jì)數(shù)器時(shí)間計(jì)數(shù)器鬧鐘譯碼器顯示模塊圖2-1時(shí)鐘系統(tǒng)框圖2.2分頻器本分頻

8、器采用偶數(shù)分頻，使占空比達(dá)到50%很簡(jiǎn)單，只要使用一個(gè)計(jì)數(shù)器，在計(jì)數(shù)器的前一半時(shí)間里，使輸出電平低電平，在計(jì)數(shù)器的后一半時(shí)間里，使輸出電平為低電平，這樣輸出的時(shí)鐘信號(hào)就是占空比為50%的偶數(shù)分頻時(shí)鐘信號(hào)。圖2-2-1分頻器電路設(shè)計(jì)本分頻器有48分頻、100分頻、10分頻三個(gè)程序模塊構(gòu)成，輸入48MHz，輸出1KHz、100Hz、1Hz時(shí)鐘信號(hào)。由于本分頻器的判斷條件為if count<(integer(N/2) then，所以當(dāng)N為奇數(shù)時(shí)，得到脈沖占空比不為50%。（VHDL程序見）圖2-2-2分頻器電路模塊2.3時(shí)間計(jì)數(shù)模塊時(shí)間計(jì)數(shù)模塊由60進(jìn)制計(jì)數(shù)器和24進(jìn)制計(jì)數(shù)器構(gòu)成。當(dāng)秒計(jì)數(shù)器到

9、59后，進(jìn)位并歸零，分計(jì)數(shù)器得到秒計(jì)數(shù)器的進(jìn)位信號(hào)后計(jì)數(shù)加1，時(shí)計(jì)數(shù)器同理。（VHDL程序見） 圖2-3-1六十進(jìn)制計(jì)數(shù)器 圖2-3-2二十四進(jìn)制計(jì)數(shù)器Ø 1khz為蜂鳴器信號(hào)輸入端；Ø clk為1HZ時(shí)鐘信號(hào)輸入端；Ø reset為異步清零信號(hào)輸入端；Ø sadd、sdec、madd、mdec、hadd、hdec均為同步校時(shí)控制信號(hào)輸入端，其中sadd為秒加，sdec為秒減，madd為分加，mdec為分減，hadd為時(shí)加，hdec為時(shí)減。圖2-3-3計(jì)數(shù)器模塊2.4日期計(jì)數(shù)模塊本日期計(jì)數(shù)模塊具有閏年、閏月、月大、月小判斷并計(jì)數(shù)功能。日期控制信號(hào)為sel

10、2.0輸入端，當(dāng)sel0= 0時(shí)，表示閏年，當(dāng)sel1=1表示4,6,9,11四個(gè)月就，sel1=0則表示1、2、3、5、7、8、10、12八個(gè)月，當(dāng)sel2=1則表示2月。（VHDL程序見） 圖2-4-1年月日計(jì)數(shù)模塊2.5譯碼器模塊本譯碼器模塊采用VHDL語(yǔ)言編寫，譯碼具有靈活性，方便更改譯碼結(jié)果。輸入數(shù)據(jù)為4位，輸出數(shù)據(jù)為8位。輸入0000到1001譯碼為0到9，輸入1010到1110譯碼為A、b、C、D、E，輸入1111譯碼為橫線。（VHDL程序見）圖2-5譯碼器模塊2.6顯示模塊本顯示模塊由一個(gè)74161計(jì)數(shù)器構(gòu)成8進(jìn)制計(jì)數(shù)模塊，輸入1KHz信號(hào)，計(jì)數(shù)器通過(guò)74138使數(shù)碼管輪流工作

11、，同時(shí)通過(guò)宏模塊選通時(shí)間數(shù)據(jù)在數(shù)碼管上顯示。由于數(shù)碼管只有8個(gè)，要想在8個(gè)數(shù)碼管上顯示時(shí)分秒年月日這么多數(shù)據(jù)，必須要有切換顯示模塊。本系統(tǒng)利用按鍵控制宏模塊選通時(shí)間和日期兩路數(shù)據(jù)分別在數(shù)碼管上顯示。圖2-6-1顯示模塊電路圖圖2-6-2顯示模塊2.7校時(shí)模塊校時(shí)模塊由8個(gè)按鍵組成。當(dāng)按鍵按下輸出低電平，未按下時(shí)輸出高電平。圖2-7-1按鍵消抖模塊按鍵消抖模塊由1KHz時(shí)鐘信號(hào)控制，經(jīng)過(guò)D觸發(fā)器和與非門處理后，使得按鍵按下后輸出高電平。未按下時(shí)輸出低電平。圖2-7-2八路按鍵模塊圖2-7-3按鍵選通模塊由于時(shí)分秒信息和年月日信息分開顯示，所以調(diào)整時(shí)間時(shí)必須分別對(duì)時(shí)分秒、年月日進(jìn)行校準(zhǔn)。然而控制信

12、號(hào)只有八路，這樣就必須使按鍵信號(hào)能分別送進(jìn)時(shí)間計(jì)數(shù)模塊和日期計(jì)數(shù)模塊。于是編寫下面這部分程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY channel ISPORT(s:IN STD_LOGIC; data_in:IN STD_LOGIC_VECTOR(6 DOWNTO 0); cal_out:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); time_out:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END ENTITY;ARCHITECTURE one OF channel ISBEGINPRO

13、CESS(s)BEGINCASE s ISWHEN '0'=> cal_out <=data_in; time_out<=""WHEN OTHERS=> time_out <=data_in; cal_out<=""END CASE;END PROCESS;END ARCHITECTURE;這樣就使得當(dāng)控制按鈕按下時(shí)，通過(guò)顯示模塊切換顯示畫面，同時(shí)按鍵分別控制時(shí)間計(jì)數(shù)模塊和日期計(jì)數(shù)模塊。2.8鬧鐘模塊鬧鐘模塊由整點(diǎn)報(bào)時(shí)和定時(shí)鬧鐘兩部分組成。圖2-8-1整點(diǎn)報(bào)時(shí)模塊當(dāng)時(shí)計(jì)數(shù)器進(jìn)位時(shí)，進(jìn)位信號(hào)被取出送到蜂鳴

14、器控制端，控制端使能輸入1KHz信號(hào)到蜂鳴器，這樣就到達(dá)整點(diǎn)報(bào)時(shí)功能。圖2-8-2定時(shí)鬧鐘模塊為了便于演示本鬧鐘模塊定時(shí)時(shí)間為10秒，具有開啟和關(guān)閉功能。當(dāng)按鍵按下時(shí)T觸發(fā)器翻轉(zhuǎn)，使能計(jì)數(shù)器，當(dāng)計(jì)數(shù)器計(jì)滿10秒時(shí)進(jìn)位使能蜂鳴器實(shí)現(xiàn)鬧鐘效果。當(dāng)再次按下按鍵，T觸發(fā)器再次翻轉(zhuǎn)，計(jì)數(shù)器關(guān)閉，鬧鐘關(guān)閉。3實(shí)習(xí)總結(jié)3.1本系統(tǒng)的優(yōu)點(diǎn)1. 分頻器實(shí)現(xiàn)容易，可以任意分頻，連線少。2. 時(shí)間計(jì)數(shù)器和日期計(jì)數(shù)器具有校準(zhǔn)信號(hào)輸入端，能實(shí)現(xiàn)校時(shí)和重啟功能3. 日期計(jì)數(shù)器能準(zhǔn)確的實(shí)現(xiàn)閏年、閏月、月大、月小的計(jì)數(shù)4. 譯碼器具有靈活性，不受器件限制，可以任意譯碼，實(shí)現(xiàn)自己想要的效果。3.2本系統(tǒng)的不足1. 分頻器具有局

15、限性，不能很好的對(duì)奇數(shù)個(gè)脈沖進(jìn)行分頻。2. 進(jìn)位信號(hào)與歸零信號(hào)不能同步。計(jì)數(shù)器計(jì)滿歸零時(shí)，進(jìn)位信號(hào)不能立即進(jìn)位，要晚一個(gè)時(shí)鐘信號(hào)。3. 校時(shí)操作比較繁瑣。首先是控制按鍵比較多，然后是校準(zhǔn)時(shí)間時(shí)，需要等到秒時(shí)鐘信號(hào)到來(lái)時(shí)計(jì)數(shù)器才會(huì)加一或減一，使得校準(zhǔn)時(shí)間比較慢。4. 鬧鐘不能設(shè)定，為了便于演示，只做了一個(gè)10秒計(jì)數(shù)器。3.3想實(shí)現(xiàn)卻又沒實(shí)現(xiàn)的功能1. 對(duì)時(shí)間進(jìn)行校準(zhǔn)時(shí)，由于受秒時(shí)鐘限制，校準(zhǔn)操作比較慢。因此嘗試過(guò)以下兩種方案：i. 輸入1Hz、2Hz兩個(gè)時(shí)鐘信號(hào)，1Hz信號(hào)用于計(jì)數(shù)器計(jì)數(shù)，2Hz信號(hào)用于校準(zhǔn)時(shí)間，但是程序老是報(bào)錯(cuò)，實(shí)驗(yàn)失敗。ii. 校準(zhǔn)信號(hào)不受時(shí)鐘信號(hào)控制，當(dāng)按鍵按下時(shí)，就使計(jì)數(shù)

16、器加一或減一。由于按鍵消抖不是很好，每按下一次按鍵，計(jì)數(shù)器增加幾十位，不是預(yù)期效果，實(shí)驗(yàn)失敗。2. 鬧鐘模塊有兩個(gè)預(yù)想功能沒有實(shí)現(xiàn)：i. 定時(shí)時(shí)間可以設(shè)定。ii. 鬧鐘工作時(shí)播放一首歌曲。失敗原因：1.時(shí)間不足；2.對(duì)電子琴不了解，要完成電子琴模塊，需要大量時(shí)間。附錄1：分頻器以下是100分頻程序:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity divider100 isGENERIC (N:integer:=100);por

17、t (clk:in std_logic;outclk:out std_logic);end divider100;architecture one of divider100 issignal count:integer;beginprocess(clk)beginif(clk'event and clk='1') thenif(count=N-1)thencount<=0;elsecount<=count+1;if count<(integer(N/2) thenoutclk<='0'elseoutclk<='1&

18、#39;end if;end if;end if;end process;end one;附錄2：時(shí)間計(jì)數(shù)器附錄2.1：六十進(jìn)制計(jì)數(shù)器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity second isport(enl,res,clk,sadd,sdec:in std_logic; a,b:out std_logic_vector(3 downto 0); ca:out std_logic);end second;-enl使能 -res清零-clk時(shí)鐘-sadd加-sdec減-a低位-

19、b高位-ca進(jìn)位architecture SEC of second isbeginprocess(enl,clk,res)variable m0,m1:std_logic_vector(3 downto 0);beginif res='1' then m0:="0000" m1:="0000" ca<='0' elsif clk'event and clk='1' then ca<='0' if sadd='1' or enl='1' t

20、hen if m0="1000" and m1="0101" then ca<='1' -實(shí)際是第59個(gè)-脈沖 end if; if m0<"1001" then m0:=m0+1; else m0:="0000" m1:=m1+1; if m1>"0101" then m0:="0000" m1:="0000" ca<='0' end if; end if; elsif sdec='1

21、9; then if m0="0000" and m1="0000" then m0:="1001" m1:="0101" elsif m0>"0000" then m0:=m0-1; else m0:="1001" m1:=m1-1; end if; end if; end if; a<=m0;b<=m1;end process;end SEC;附錄2.1：二十四進(jìn)制計(jì)數(shù)器library ieee;use ieee.std_logic_1164.all;u

22、se ieee.std_logic_unsigned.all;entity hour isport(enl,res,clk,hadd,hdec:in std_logic; a,b:out std_logic_vector(3 downto 0); ca:out std_logic);end hour;-enl使能 -res清零-clk時(shí)鐘-hadd加-hdec減-a低位-b高位-ca進(jìn)位architecture SEC of hour isbeginprocess(enl,clk,res)variable m0,m1:std_logic_vector(3 downto 0);beginif r

23、es='1' then m0:="0000" m1:="0000" ca<='0' elsif clk'event and clk='1' then ca<='0' if hadd='1' or enl='1' thenif m0="0011" and m1="0010" then ca<='1' m0:="0000" m1:="0000"

24、 end if; if m0<"1001" then m0:=m0+1; else m0:="0000" m1:=m1+1; end if; elsif hdec='1' then if m0="0000" and m1="0000" then m0:="0011" m1:="0010"elsif m0>"0000" then m0:=m0-1; else m0:="1001" m1:=m1-1;end if

25、; end if; end if; a<=m0;b<=m1;end process;end SEC;附錄3：日期計(jì)數(shù)器附錄3.1：天計(jì)數(shù)器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity day isport(enl,res,clk,dadd,ddec:in std_logic; sel:in std_logic_vector(2 downto 0); a,b:out std_logic_vector(3 downto 0); ca:out std_logic);end d

26、ay;-sel0-year-0表示閏年-sel1-month,1表示4,6,9,11-0表示1、2、3、5、7、8、10、12-sel2-Feb,1表示2月architecture SEC of day issignal sr0,sr1:std_logic_vector(3 downto 0);beginprocess(sel)beginif sel="001" or sel="000" then sr0<="0001" sr1<="0011"-31elsif sel="100" t

27、hen sr0<="1001" sr1<="0010"-29elsif sel="101" then sr0<="1000" sr1<="0010"-28else sr0<="0000" sr1<="0011"-30end if;end process;process(enl,clk,res)variable r0,r1:std_logic_vector(3 downto 0);beginif res='1

28、9; then r0:="0001" r1:="0000" ca<='0' elsif clk'event and clk='1' then ca<='0' if dadd='1' or enl='1' then if r0=sr0 and r1=sr1 then r0:="0001" r1:="0000" ca<='1' elsif r0<"1001" then r0

29、:=r0+1; ca<='0' else r0:="0000" r1:=r1+1; end if; elsif ddec='1' then if r0="0001" and r1="0000" then r0:=sr0; r1:=sr1; elsif r0>"0000" then r0:=r0-1; else r0:="1001" r1:=r1-1; end if; end if; end if; a<=r0;b<=r1;end proce

30、ss;end SEC;附錄3.2：月計(jì)數(shù)器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity month isport(enl,res,clk,madd,mdec:in std_logic; a,b:out std_logic_vector(3 downto 0); ermonth,msel,ca:out std_logic);end month;-ermonth connect to sel2-msel connect to sel1architecture SEC of month

31、isbeginprocess(enl,clk,res)variable y0,y1:std_logic_vector(3 downto 0);beginif res='1' then y0:="0001" y1:="0000" ca<='0' elsif clk'event and clk='1' then ca<='0' if madd='1' or enl='1' then if y0="0010" and y1=&

32、quot;0001" then y0:="0001" y1:="0000" ca<='1' elsif y0<"1001" then y0:=y0+1; ca<='0' else y0:="0000" y1:=y1+1; end if; elsif mdec='1' then if y0="0001" and y1="0000" then y0:="0010" y1:="

33、0001" elsif y0>"0000" then y0:=y0-1; else y0:="1001" y1:=y1-1; end if; end if; end if;if (y0="0100" or y0="0110" or y0="1001" ) and y1="0000")or (y0="0001" and y1="0001") then msel<='1' else msel<=&

34、#39;0'end if;if y0="0010" and y1="0000" then ermonth<='1' else ermonth<='0'end if; a<=y0;b<=y1;end process;end SEC;附錄3.3：年計(jì)數(shù)器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity year isport(en

35、l,res,clk,yadd,ydec:in std_logic; a,b,c,d:out std_logic_vector(3 downto 0); ysel:out std_logic);end year;-ysel connect to sel0architecture nd of year isbegin process(res,enl,clk)variable n0,n1,n2,n3:std_logic_vector(3 downto 0);begin if res='1' then n0:="0010"n1:="0001"n2

36、:="0000"n3:="0010" elsif clk'event and clk='1' then if yadd='1' or enl='1' then if n0<"1001" then n0:=n0+1; elsif n0="1001" then n0:="0000" n1:=n1+1; if n1="1010" then n1:="0000" n2:=n2+1; end if; if

37、 n2="1010" then n2:="0000" n3:=n3+1; end if; if n3="1010" then n3:="0000" end if; end if; elsif ydec='1' then if n0>"0000" then n0:=n0-1 ; elsif n0="0000" and n1="0000" and n2="0000" and n3="0000" th

38、en n0:="1001" n1:="1001" n2:="1001" n3:="1001" elsif n0="0000" and n1="0000" and n2="0000" then n0:="1001" n1:="1001" n2:="1001" n3:=n3-1; elsif n0="0000" and n1="0000" then n0:=&q

39、uot;1001" n1:="1001" n2:=n2-1; elsif n0="0000" then n0:="1001" n1:=n1-1; end if; else n3:="0010" end if; if (n0(0)='0' and n0(1)='0' and n1(0)='0')or(n0(0)='0' and n0(1)='1' and n1(0)='1') then ysel<='0' else ysel<='1'end if;end if;a<=n0;b<=n1;c<=n2;d<=n3; end process; end nd;附錄4：譯碼器程