嵌入式時(shí)鐘系統(tǒng)結(jié)構(gòu)

1、嵌入式時(shí)鐘系統(tǒng)結(jié)構(gòu)【摘要】時(shí)鐘是嵌入式系統(tǒng)的脈搏，處理器內(nèi)核在時(shí)鐘驅(qū)動(dòng)下完成指令執(zhí)行，狀態(tài)變換等動(dòng)作外設(shè)部件在時(shí)鐘的驅(qū)動(dòng)下完成各種工作，比方串口數(shù)據(jù)的發(fā)送、A/D轉(zhuǎn)換、定時(shí)器計(jì)數(shù)等等。 因此時(shí)鐘對(duì)于計(jì)算機(jī)系統(tǒng)是至關(guān)重要的，通暢時(shí)鐘系統(tǒng)出現(xiàn)問(wèn)題也是致命的，比方振蕩器不起振、振蕩不穩(wěn)、停振等。由于從事波分軟件開(kāi)發(fā)的工作，對(duì)于硬件知識(shí)并不是很了解，而 時(shí)鐘系統(tǒng)在嵌入式設(shè)計(jì)占有很重要的作用。因此，通過(guò)ARM中常用的LPC2000系列的時(shí)鐘系統(tǒng)結(jié)構(gòu)為例，來(lái)對(duì)嵌入式時(shí)鐘系統(tǒng)中常見(jiàn)概念和器件進(jìn)行學(xué)習(xí)總結(jié)。本文主要描述典型的嵌入式系統(tǒng)設(shè)計(jì)中的時(shí)鐘系統(tǒng)結(jié)構(gòu)以及時(shí)鐘系統(tǒng)常用的器件功能 和原理介紹，以及如何通過(guò)PL

2、L的結(jié)構(gòu)來(lái)推導(dǎo) PLL各項(xiàng)參數(shù)的值，為日后軟件開(kāi)發(fā)的同事來(lái)了解時(shí)鐘的結(jié)構(gòu)和功能提供借鑒和幫助。1概述女嚇圖1所示，ARM的時(shí)鐘系統(tǒng)包括4局部，分為晶體振蕩器、喚醒定時(shí)器、鎖相環(huán)PLL 和VPB分頻器。其中晶體振蕩器為系統(tǒng)提供根本的時(shí)鐘信號(hào)頻率為Fosc。當(dāng)復(fù)位或者處理器從掉電模式喚醒時(shí)，“喚醒定時(shí)器要對(duì)輸入的時(shí)鐘信號(hào)做計(jì)數(shù)延時(shí)，使芯片內(nèi)部的部件有時(shí)間進(jìn)行初始化。然后Fosc被PLL提高到一個(gè)符合用戶需要的頻率Fcclk，F(xiàn)cclk用于CPU內(nèi)核。因?yàn)镃PU內(nèi)核通常比外設(shè)部件的工作速度要快，用戶可以通過(guò)設(shè)置 VPB分頻器，把Fcclk信號(hào)降低到一個(gè)適宜的值Fpclk，該信號(hào)用于外設(shè)部件。以下是對(duì)

3、各個(gè)部件和常見(jiàn)概念的介紹。PLL圖1_ARM系統(tǒng)的時(shí)鐘發(fā)生系統(tǒng)晶體振蕩器可以使用外部時(shí)鐘源, 使用外部時(shí)鐘源時(shí)，稱為“附屬模式2晶體振蕩器也可以使用外接晶體和片內(nèi)振蕩電路產(chǎn)生時(shí)鐘，其中，使用外部晶體時(shí)，稱為“振蕩模式，其中在采用振蕩模式時(shí)，需要根據(jù)微控制器內(nèi)部的振蕩電路支持的頻率來(lái)選擇晶體，例如：ARM的振蕩電路僅支持130MHz的外部晶體。其中ARM的時(shí)鐘Fosc的選擇可以按照以下列圖 2流程進(jìn) 行處理，圖2_Fosc的選擇3喚醒定時(shí)器喚醒定時(shí)器的用途是：確保振蕩器和芯片所需的電路在處理器開(kāi)始執(zhí)行指令之前有足夠 的時(shí)間能夠讓其開(kāi)始正確工作，它是通過(guò)監(jiān)測(cè)晶振狀態(tài)來(lái)判斷是否能開(kāi)始可靠的執(zhí)行代碼，

4、 工作原理如下列圖3所示，圖3_喚醒定時(shí)器工作原理當(dāng)給芯片加電或者因?yàn)槟硞€(gè)事件退出掉電模式后，振蕩器開(kāi)始工作，但需要一段時(shí)間來(lái)產(chǎn)生足夠振幅的信號(hào)驅(qū)動(dòng)時(shí)鐘邏輯。時(shí)間的長(zhǎng)短取決于許多因素，包括Vdd的上升速率，晶振的類型及其電氣特性，任何其他外部電路和振蕩器在現(xiàn)有環(huán)境下自身的特性，振蕩的波形大致如下列圖4所示，當(dāng)檢測(cè)到有效時(shí)鐘，并且外部復(fù)位信號(hào)撤銷后，喚醒定時(shí)器開(kāi)始時(shí)鐘計(jì)數(shù)，此時(shí)可以使 Flash等外圍器件完成初始化，當(dāng)初始化完成后，處理器開(kāi)始執(zhí)行指令， 但是當(dāng)使用外部時(shí)鐘源時(shí)，振蕩器的啟動(dòng)延時(shí)可能就很短甚至沒(méi)有，喚醒定時(shí)器的設(shè)計(jì)就避免了芯片的某些部件因?yàn)橄到y(tǒng)復(fù)位太快而來(lái)不及準(zhǔn)備好的現(xiàn)象。它在處理

5、器從掉電模式中喚醒或者發(fā)生了任何復(fù)位時(shí)激活。喚醒定時(shí)器完全由硬件自動(dòng)控制，不需要用戶干預(yù)，在系統(tǒng)正常工作后將不再起任何作用。振蕩開(kāi)始IIIHI it時(shí)間/I從第一個(gè)有效時(shí)鐘開(kāi)始，計(jì)數(shù)固定周期數(shù)后，在此器件完 成內(nèi)部部件完成初始化CPU開(kāi)始執(zhí)行指令PLL電路，振蕩器產(chǎn)生的時(shí)鐘頻率 Fosc通過(guò)PLL升頻，可以獲得PLL的輸出時(shí)鐘信號(hào) Fcclk是由電流控制振蕩器CCO分頻的到Fosc信號(hào)和CCO輸出CCO的振蕩頻PLL的內(nèi)部結(jié)構(gòu)5所示，但是通常 CCO的受控范圍是有限的，超出這個(gè)范圍那么無(wú)法輸出預(yù)圖5_PLL功能原理結(jié)構(gòu)簡(jiǎn)化圖圖4_上電后時(shí)鐘波形及其喚醒定時(shí)器的作用4鎖相環(huán)PLLARM內(nèi)部具有

6、更高的系統(tǒng)時(shí)鐘 Fcclk。 的，CCO的振蕩頻率由“相位頻率檢測(cè)部件控制，該部件會(huì)比擬 的反應(yīng)信號(hào)的相位和頻率，并根據(jù)誤差輸出不同的電流值，該電流值再控制 率。這樣的環(huán)路可以保證 “相位頻率檢測(cè)部件的兩路輸入信號(hào)非常接近。 圖可以簡(jiǎn)化為圖 期的時(shí)鐘信號(hào)。圖中的置為2、4、比一個(gè)信號(hào)周期中高地電平的寬度相等2P分頻器部件是為了保證CCO工作在正常范圍內(nèi)而設(shè)計(jì)的，該分頻器可以設(shè)8或者16分頻，該分頻器另外的一個(gè)作用是保證PLL輸出的波形為50%的占空。CCO進(jìn)行過(guò)分頻后就獲取了系統(tǒng)所需的系統(tǒng)時(shí)鐘，其頻率應(yīng)當(dāng)限制在芯片廠家規(guī)定的范圍內(nèi)，而不要嘗試在嵌入式系統(tǒng)中使處理器處于超頻工作狀態(tài)。需要注意的是

7、 CCO的輸出控制在需要頻率的過(guò)程并不是一蹴而就的，而是一 個(gè)反復(fù)的反應(yīng)控制過(guò)程，可以簡(jiǎn)單的用圖6來(lái)表示，這個(gè)穩(wěn)定的過(guò)程就是“PLL鎖定的過(guò)程， 鎖定之前的頻率是不穩(wěn)定的，不能用于處理器，因此圖5中存在PLL連接開(kāi)關(guān)的原因，鎖定前，開(kāi)關(guān)向下方，系統(tǒng)使用Fosc作為時(shí)鐘信號(hào)，鎖定后，開(kāi)關(guān)向上，使用 PLL的輸出作為時(shí)鐘信號(hào)。另外需要注意的是，PLL在芯片復(fù)位和進(jìn)入掉電模式時(shí)會(huì)被關(guān)閉并從時(shí)鐘系統(tǒng) 切換出去，芯片從掉電模式被喚醒后，PLL并不會(huì)自動(dòng)使能和連接，只能通過(guò)軟件使能。 程序必須在配置并激活 PLL后等待其鎖定，然后再連接 PLL。預(yù)期頻率時(shí)間作圖6_PLL鎖定過(guò)程示意圖下面對(duì)PLL的頻率配

8、置計(jì)算過(guò)程介紹，在此之前先把等式中用來(lái)的符合做一個(gè)定義， 其中Fosc表示晶體振蕩器的輸出頻率，即PLL的輸入功率，F(xiàn)cco表示PLL電流控制振蕩器的輸出頻率，F(xiàn)cclk表示PLL最終的輸出頻率，即處理器的時(shí)鐘頻率，M表示PLL配置存放器中倍增器值，P表示分頻器值。CCO輸出的頻率Fcco首先經(jīng)過(guò)2P分頻部件后得到 Fcco/2P的頻率，該信號(hào)經(jīng)過(guò) M分頻部件，得到FCCO/2PM的頻率，而在PLL鎖定后，該信 號(hào)頻率應(yīng)當(dāng)與Fosc是相等的，所以可以依此推導(dǎo)出如下等式，F(xiàn)ccoF°SC = 2xPxM=>Fcco = Fosc x2xPxMFcclk=Mx:Fosc ->

9、fcco=F曲x2x?由以上等式可以得出 PLL的輸出頻率為：Fcclk = MxFoscCCO輸出頻率為:Fcco = Fosc x2xPxM其中PLL輸入和設(shè)定必須滿足各自約束的條件。在實(shí)際使用PLL時(shí)，要對(duì)其進(jìn)行相應(yīng)的配置，可以按照以下步驟進(jìn)行:1) 選擇處理器的時(shí)鐘頻率Fcclk，這可以根據(jù)實(shí)際處理器的整體要求，UART波特率的支持等因素來(lái)決定。2) 選擇振蕩器頻率Fosc, Fcclk 一定是Fosc的整數(shù)倍3) 計(jì)算M值配置PLL。4) 選擇P值配置PLL。實(shí)際工程應(yīng)用中，配置代碼的流程圖7可參照如下進(jìn)行編碼：圖7_PLL配置處理流程圖5VPB分頻器VPB總線是芯片中一個(gè)重要的內(nèi)部總線，絕大局部的外設(shè)都掛接在VPB總線上，然而大局部的外設(shè)工作速度相對(duì)與 CPU內(nèi)核來(lái)說(shuō)都是比擬慢的，所以在時(shí)鐘系統(tǒng)中設(shè)置了VPB分頻器，它決定處理器時(shí)鐘 CCLK與外設(shè)器件所使用的時(shí)鐘 PCLK之間的關(guān)系，它的用途 主要如下：1) 將處理器時(shí)鐘分頻，以便讓外設(shè)在適宜的速度下工作。2) 降低系統(tǒng)功耗，系統(tǒng)工作頻率越大，功耗越大。6推廣建議通過(guò)本文的例子可以了解典型的嵌入式時(shí)鐘系統(tǒng)的結(jié)構(gòu)和常見(jiàn)器件的概念和理解；此外希望對(duì)開(kāi)發(fā)人員進(jìn)行培訓(xùn)， 在日后的嵌