嵌入式時鐘系統(tǒng)結(jié)構(gòu)

1、嵌入式時鐘系統(tǒng)結(jié)構(gòu)【摘要】時鐘是嵌入式系統(tǒng)的脈搏，處理器內(nèi)核在時鐘驅(qū)動下完成指令執(zhí)行，狀態(tài)變換等動作外設(shè)部件在時鐘的驅(qū)動下完成各種工作，比方串口數(shù)據(jù)的發(fā)送、A/D轉(zhuǎn)換、定時器計數(shù)等等。 因此時鐘對于計算機系統(tǒng)是至關(guān)重要的，通暢時鐘系統(tǒng)出現(xiàn)問題也是致命的，比方振蕩器不起振、振蕩不穩(wěn)、停振等。由于從事波分軟件開發(fā)的工作，對于硬件知識并不是很了解，而 時鐘系統(tǒng)在嵌入式設(shè)計占有很重要的作用。因此，通過ARM中常用的LPC2000系列的時鐘系統(tǒng)結(jié)構(gòu)為例，來對嵌入式時鐘系統(tǒng)中常見概念和器件進行學(xué)習(xí)總結(jié)。本文主要描述典型的嵌入式系統(tǒng)設(shè)計中的時鐘系統(tǒng)結(jié)構(gòu)以及時鐘系統(tǒng)常用的器件功能 和原理介紹，以及如何通過PL

2、L的結(jié)構(gòu)來推導(dǎo) PLL各項參數(shù)的值，為日后軟件開發(fā)的同事來了解時鐘的結(jié)構(gòu)和功能提供借鑒和幫助。1概述女嚇圖1所示，ARM的時鐘系統(tǒng)包括4局部，分為晶體振蕩器、喚醒定時器、鎖相環(huán)PLL 和VPB分頻器。其中晶體振蕩器為系統(tǒng)提供根本的時鐘信號頻率為Fosc。當復(fù)位或者處理器從掉電模式喚醒時，“喚醒定時器要對輸入的時鐘信號做計數(shù)延時，使芯片內(nèi)部的部件有時間進行初始化。然后Fosc被PLL提高到一個符合用戶需要的頻率Fcclk，F(xiàn)cclk用于CPU內(nèi)核。因為CPU內(nèi)核通常比外設(shè)部件的工作速度要快，用戶可以通過設(shè)置 VPB分頻器，把Fcclk信號降低到一個適宜的值Fpclk，該信號用于外設(shè)部件。以下是對

3、各個部件和常見概念的介紹。PLL圖1_ARM系統(tǒng)的時鐘發(fā)生系統(tǒng)晶體振蕩器可以使用外部時鐘源, 使用外部時鐘源時，稱為“附屬模式2晶體振蕩器也可以使用外接晶體和片內(nèi)振蕩電路產(chǎn)生時鐘，其中，使用外部晶體時，稱為“振蕩模式，其中在采用振蕩模式時，需要根據(jù)微控制器內(nèi)部的振蕩電路支持的頻率來選擇晶體，例如：ARM的振蕩電路僅支持130MHz的外部晶體。其中ARM的時鐘Fosc的選擇可以按照以下列圖 2流程進 行處理，圖2_Fosc的選擇3喚醒定時器喚醒定時器的用途是：確保振蕩器和芯片所需的電路在處理器開始執(zhí)行指令之前有足夠 的時間能夠讓其開始正確工作，它是通過監(jiān)測晶振狀態(tài)來判斷是否能開始可靠的執(zhí)行代碼，

4、 工作原理如下列圖3所示，圖3_喚醒定時器工作原理當給芯片加電或者因為某個事件退出掉電模式后，振蕩器開始工作，但需要一段時間來產(chǎn)生足夠振幅的信號驅(qū)動時鐘邏輯。時間的長短取決于許多因素，包括Vdd的上升速率，晶振的類型及其電氣特性，任何其他外部電路和振蕩器在現(xiàn)有環(huán)境下自身的特性，振蕩的波形大致如下列圖4所示，當檢測到有效時鐘，并且外部復(fù)位信號撤銷后，喚醒定時器開始時鐘計數(shù)，此時可以使 Flash等外圍器件完成初始化，當初始化完成后，處理器開始執(zhí)行指令， 但是當使用外部時鐘源時，振蕩器的啟動延時可能就很短甚至沒有，喚醒定時器的設(shè)計就避免了芯片的某些部件因為系統(tǒng)復(fù)位太快而來不及準備好的現(xiàn)象。它在處理

5、器從掉電模式中喚醒或者發(fā)生了任何復(fù)位時激活。喚醒定時器完全由硬件自動控制，不需要用戶干預(yù)，在系統(tǒng)正常工作后將不再起任何作用。振蕩開始IIIHI it時間/I從第一個有效時鐘開始，計數(shù)固定周期數(shù)后，在此器件完 成內(nèi)部部件完成初始化CPU開始執(zhí)行指令PLL電路，振蕩器產(chǎn)生的時鐘頻率 Fosc通過PLL升頻，可以獲得PLL的輸出時鐘信號 Fcclk是由電流控制振蕩器CCO分頻的到Fosc信號和CCO輸出CCO的振蕩頻PLL的內(nèi)部結(jié)構(gòu)5所示，但是通常 CCO的受控范圍是有限的，超出這個范圍那么無法輸出預(yù)圖5_PLL功能原理結(jié)構(gòu)簡化圖圖4_上電后時鐘波形及其喚醒定時器的作用4鎖相環(huán)PLLARM內(nèi)部具有

6、更高的系統(tǒng)時鐘 Fcclk。 的，CCO的振蕩頻率由“相位頻率檢測部件控制，該部件會比擬 的反應(yīng)信號的相位和頻率，并根據(jù)誤差輸出不同的電流值，該電流值再控制 率。這樣的環(huán)路可以保證 “相位頻率檢測部件的兩路輸入信號非常接近。 圖可以簡化為圖 期的時鐘信號。圖中的置為2、4、比一個信號周期中高地電平的寬度相等2P分頻器部件是為了保證CCO工作在正常范圍內(nèi)而設(shè)計的，該分頻器可以設(shè)8或者16分頻，該分頻器另外的一個作用是保證PLL輸出的波形為50%的占空。CCO進行過分頻后就獲取了系統(tǒng)所需的系統(tǒng)時鐘，其頻率應(yīng)當限制在芯片廠家規(guī)定的范圍內(nèi)，而不要嘗試在嵌入式系統(tǒng)中使處理器處于超頻工作狀態(tài)。需要注意的是

7、 CCO的輸出控制在需要頻率的過程并不是一蹴而就的，而是一 個反復(fù)的反應(yīng)控制過程，可以簡單的用圖6來表示，這個穩(wěn)定的過程就是“PLL鎖定的過程， 鎖定之前的頻率是不穩(wěn)定的，不能用于處理器，因此圖5中存在PLL連接開關(guān)的原因，鎖定前，開關(guān)向下方，系統(tǒng)使用Fosc作為時鐘信號，鎖定后，開關(guān)向上，使用 PLL的輸出作為時鐘信號。另外需要注意的是，PLL在芯片復(fù)位和進入掉電模式時會被關(guān)閉并從時鐘系統(tǒng) 切換出去，芯片從掉電模式被喚醒后，PLL并不會自動使能和連接，只能通過軟件使能。 程序必須在配置并激活 PLL后等待其鎖定，然后再連接 PLL。預(yù)期頻率時間作圖6_PLL鎖定過程示意圖下面對PLL的頻率配

8、置計算過程介紹，在此之前先把等式中用來的符合做一個定義， 其中Fosc表示晶體振蕩器的輸出頻率，即PLL的輸入功率，F(xiàn)cco表示PLL電流控制振蕩器的輸出頻率，F(xiàn)cclk表示PLL最終的輸出頻率，即處理器的時鐘頻率，M表示PLL配置存放器中倍增器值，P表示分頻器值。CCO輸出的頻率Fcco首先經(jīng)過2P分頻部件后得到 Fcco/2P的頻率，該信號經(jīng)過 M分頻部件，得到FCCO/2PM的頻率，而在PLL鎖定后，該信 號頻率應(yīng)當與Fosc是相等的，所以可以依此推導(dǎo)出如下等式，F(xiàn)ccoF°SC = 2xPxM=>Fcco = Fosc x2xPxMFcclk=Mx:Fosc ->

9、fcco=F曲x2x?由以上等式可以得出 PLL的輸出頻率為：Fcclk = MxFoscCCO輸出頻率為:Fcco = Fosc x2xPxM其中PLL輸入和設(shè)定必須滿足各自約束的條件。在實際使用PLL時，要對其進行相應(yīng)的配置，可以按照以下步驟進行:1) 選擇處理器的時鐘頻率Fcclk，這可以根據(jù)實際處理器的整體要求，UART波特率的支持等因素來決定。2) 選擇振蕩器頻率Fosc, Fcclk 一定是Fosc的整數(shù)倍3) 計算M值配置PLL。4) 選擇P值配置PLL。實際工程應(yīng)用中，配置代碼的流程圖7可參照如下進行編碼：圖7_PLL配置處理流程圖5VPB分頻器VPB總線是芯片中一個重要的內(nèi)部總線，絕大局部的外設(shè)都掛接在VPB總線上，然而大局部的外設(shè)工作速度相對與 CPU內(nèi)核來說都是比擬慢的，所以在時鐘系統(tǒng)中設(shè)置了VPB分頻器，它決定處理器時鐘 CCLK與外設(shè)器件所使用的時鐘 PCLK之間的關(guān)系，它的用途 主要如下：1) 將處理器時鐘分頻，以便讓外設(shè)在適宜的速度下工作。2) 降低系統(tǒng)功耗，系統(tǒng)工作頻率越大，功耗越大。6推廣建議通過本文的例子可以了解典型的嵌入式時鐘系統(tǒng)的結(jié)構(gòu)和常見器件的概念和理解；此外希望對開發(fā)人員進行培訓(xùn)， 在日后的嵌