VCS簡易圖文教程

1、VCS簡易教程 1. 編譯所有點v文件：vcs *.v -debug_all -R -gui -l top_log-debug_all表示調(diào)用UCLI和DVE，并為進一步的DVE調(diào)試建立必要的文檔；-R表示編譯之后立即運行仿真； -gui表示在仿真0時刻打開DVE界面； -l表示記錄編譯過程日志，后跟日志文件名2. 在Hierarchy Browser窗口中選中module(左圖)，則其端口信號會顯示在 Data Pane窗口中（右圖）在 Data Pane窗口中選中要顯示的信號，右擊 add to waves->new wave view (波形窗口打開)4設(shè)置仿真時間在空格欄中輸入仿

2、真時間，點擊左邊的下箭頭，開始仿真，右下角的2，1/2是波形放大縮小5調(diào)試波形顯示后，如果又添加了新的信號，則重新點restart圖標，這時波形不顯示（modelsim仍然保留），點擊工具欄的加載波形，如下圖的下拉箭頭如果要調(diào)試內(nèi)部某個模塊的信號，先在Hierarchy Browser窗口選中module（上面的第3步），可以通過RTL代碼的例化名查找，如上例：例化了雙口RAM 例化名為code_u，添加code_u的所有信號都波形窗口，信號很多，包括內(nèi)部的很多wire，buffer等?？稍诓ㄐ未翱谥羞^濾這些信號，只留下輸入輸出端口，方法如下：點擊上圖中過濾信號下拉箭頭，將不需要的信號過濾（把

3、勾號去掉，默認為所有勾都選上）Wave窗口中只剩下輸入輸出信號。然后進行仿真。若要區(qū)分不同的信號組，以便觀察，可以插入分割信號：菜單signale->Insert Divider后端網(wǎng)表仿真后仿真，需在tb文件中加入sdf文件，如下：initialbegin$sdf_annotate("XXXX.sdf",top_module_name); / 例： (“xxx.sdf”，soc_i)end（sdf要在PT中生成，DC輸出的sdf可能會有寫warning）標準單元庫文件有兩種，分別為tsmc18_neg 和tsmc18 ,前者支持neg_tchk負延遲檢查,后者不支持

4、。因為hold time check的值是負的, 所以要進行negative timing check ,否則默認將會使負值的hold time check改為0，對hold time負值的檢查,在vcs時加上+neg_tchk這個option。1 編譯源文件并啟動軟件圖形界面vcs soc_lvs.v ./tb/*.v ./tb/mem/*.v ./tb/uart/*.v ./TSMC.18/*.v -debug_all -R -gui -l soc_log +incdir+ ./tb ./tb/uart ./tb/mem +v2k -top tb -negdelay +neg_tchk +

5、maxdelays +sdfverbose +no_notifier (需輸出編譯日志加“ > soc_vcs.log”表示運行l(wèi)og存于soc_vcs.log)參數(shù)解釋：（參考VCS仿真指南（第二版）-debug_all表示調(diào)用UCLI和DVE，并為進一步的DVE調(diào)試建立必要的文檔；-R表示編譯之后立即運行仿真； -gui表示在仿真0時刻打開DVE界面； -l表示記錄編譯過程日志，后跟日志文件名;+incdir+表示文件搜索路徑+v2k表示支持verilog 2001標準-top 設(shè)置編譯頂層模塊，后跟頂層modele名，不是文件名。-negdelay 消除負延遲引起的error（也可

6、不加，忽略這個error）+neg_tchk支持負延遲檢查，主要是檢查hold time，否則反標中會把負值忽略為0+maxdelays 用SDF文件中的延遲，取代仿真庫中的延時（仿真庫中通常是建立時間1ns，保持時間0.5ns），取SDF文件中的最大延遲+mindelays 用SDF文件中的延遲，取代仿真庫中的延時，取SDF文件中的最小延遲（保持時間檢查）+sdfverbose 顯示所有的sdf反標錯誤+no_notifier 關(guān)閉時序檢查函數(shù)中的不定態(tài)生成傳播，即通過這個參數(shù)，如果有時序違規(guī)，控制臺會報告，但不會影響邏輯功能的正確輸出。只做網(wǎng)表的功能仿真可以用+nospecify : 消除

7、所以延遲；而+notimingchecks只是消除延遲違規(guī)斷言，避免輸出不定態(tài)，但延遲還在。因此+nospecify的作用包括了+notimingchecks運行后控制臺有warning：SDF Warning：Cannot find timing check $setup(posedge CLKB, posedge CLKA,)以及error：SDF Error: Negative DELAY ignored and replaced by 0.Warning是因為PT輸出SDF時，根據(jù)雙口RAM 的時序模型有檢查CLKA和CLKB時序，而設(shè)計方案中用的是單一時鐘，因此該warning可忽略

8、。Error是因為SDF文件中有負延遲，VCS將其忽略，并用0取代負值。可忽略，不影響。加參數(shù)-negdelay 可消除負延遲導(dǎo)致的error，變成warning：SDF Warning: Negative IOPATH DELAY A to Y ignored.2. 添加波形如要觀察tb頂層端口的信號，點Data.1，切換到信號窗口，可選中所有窗口中的信號，然后右擊，add to wave ->new wave view。后仿真中，經(jīng)常需要觀察內(nèi)部的信號，而此時內(nèi)核結(jié)構(gòu)已經(jīng)被打散成統(tǒng)一的網(wǎng)表，不易像RTL級仿真一樣找到對應(yīng)的module。可在Hierarchy區(qū)域右擊，點expand

9、all，則展開區(qū)域中所有的加號，包括module ，reg等等，然后在頂部的Sim欄中，填入模糊搜索的module名，找到module后，選中，則該module的可觀測信號顯示在右側(cè)的Data1欄中，然后可在其中添加需要的信號到wave。該方法只能添加端口信號，內(nèi)部信號的輸入輸出。如果要追蹤某條關(guān)鍵路徑，追蹤某個寄存器的時序違規(guī)，則必須在Hierarchy 中找信號對應(yīng)的寄存器，這樣才能在Data1中看到這個寄存器所有的端口。比如要觀察SDRAM的輸入數(shù)據(jù)s_data_i，這個是端口信號，連接到寄存器的D端，寄存器的信號名為dp_rdata，則在Sim欄中先輸入“*”，然后在兩個*號之間輸入信

10、號名，“*dp_rdata*”，則Hierarchy窗口中就會顯示對應(yīng)的信號了，如圖3選中所有dp_rdata信號（16bit矢量），add to wave ->new wave view，則所有信號都顯示在波形窗口中，包括所有的使能信號等，如圖4在信號列表頂端輸入要顯示的信號名，可過濾無用的信號，如：輸入Q則信號列表只顯示所有寄存器的輸出Q端，如圖5，同理要保留輸入信號D，則輸入D即可。 為了觀察信號數(shù)據(jù)，可將位矢量還原成BUS類型：選中列表中所有Q信號，右擊set bus，彈出如下窗口 如上圖所示，信號從高到低（150），按高位到低位建立總線，要注意高低位是否對應(yīng)，如圖6就對應(yīng)反了，

11、此時可選擇所有信號，按左邊的順時針圖標，則所有信號排序上下對調(diào)，如圖7在Name欄中填入要創(chuàng)建的總線名稱，我們填入dp_rdata，然后點下方的Create，則生成了總線并顯示在窗口頂部，如圖8在窗口頂部，選中已經(jīng)生成的總線，點右邊的Add to List圖標，如圖9至此，總線型信號添加完畢，關(guān)閉總線創(chuàng)建窗口。觀察波形窗口的分組顯示下拉欄，可看到剛才添加到list的dp_rdata，命名為Group1，選中它，即可顯示在窗口中。如圖10添加其他信號同理，要通過波形觀察時序時，時序的參考時鐘必須選對應(yīng)寄存器的輸入時鐘，即要將dp_rdata寄存器的CK添加到波形窗口中，而非soc_i頂層的clk，因為時