數(shù)字集成電路復(fù)習(xí)資料

1、第一章 數(shù)字集成電路介紹第一個(gè)晶體管，Bell實(shí)驗(yàn)室，1947第一個(gè)集成電路，Jack Kilby，德州儀器，1958摩爾定律：1965年，Gordon Moore預(yù)言單個(gè)芯片上晶體管的數(shù)目每18到24個(gè)月翻一番。(隨時(shí)間呈指數(shù)增長(zhǎng))抽象層次：器件、電路、門、功能模塊和系統(tǒng)抽象即在每一個(gè)設(shè)計(jì)層次上，一個(gè)復(fù)雜模塊的內(nèi)部細(xì)節(jié)可以被抽象化并用一個(gè)黑匣子或模型來(lái)代替。這一模型含有用來(lái)在下一層次上處理這一模塊所需要的所有信息。固定成本（非重復(fù)性費(fèi)用）與銷售量無(wú)關(guān)；設(shè)計(jì)所花費(fèi)的時(shí)間和人工；受設(shè)計(jì)復(fù)雜性、設(shè)計(jì)技術(shù)難度以及設(shè)計(jì)人員產(chǎn)出率的影響；對(duì)于小批量產(chǎn)品，起主導(dǎo)作用?？勺兂杀?（重復(fù)性費(fèi)用）與產(chǎn)品的產(chǎn)量成

2、正比；直接用于制造產(chǎn)品的費(fèi)用；包括產(chǎn)品所用部件的成本、組裝費(fèi)用以及測(cè)試費(fèi)用。每個(gè)集成電路的成本=每個(gè)集成電路的可變成本+固定成本/產(chǎn)量?？勺兂杀?（芯片成本+芯片測(cè)試成本+封裝成本）/最終測(cè)試的成品率。一個(gè)門對(duì)噪聲的靈敏度是由噪聲容限NML（低電平噪聲容限）和NMH（高電平噪聲容限）來(lái)度量的。為使一個(gè)數(shù)字電路能工作，噪聲容限應(yīng)當(dāng)大于零，并且越大越好。NMH = VOH - VIH NML = VIL - VOL再生性保證一個(gè)受干擾的信號(hào)在通過(guò)若干邏輯級(jí)后逐漸收斂回到額定電平中的一個(gè)。一個(gè)門的VTC應(yīng)當(dāng)具有一個(gè)增益絕對(duì)值大于1的過(guò)渡區(qū)(即不確定區(qū))，該過(guò)渡區(qū)以兩個(gè)有效的區(qū)域?yàn)榻?，合法區(qū)域的增益應(yīng)

3、當(dāng)小于1。理想數(shù)字門 特性：在過(guò)渡區(qū)有無(wú)限大的增益；門的閾值位于邏輯擺幅的中點(diǎn)；高電平和低電平噪聲容限均等于這一擺幅的一半；輸入和輸出阻抗分別為無(wú)窮大和零。傳播延時(shí)、上升和下降時(shí)間的定義傳播延時(shí)tp定義了它對(duì)輸入端信號(hào)變化的響應(yīng)有多快。它表示一個(gè)信號(hào)通過(guò)一個(gè)門時(shí)所經(jīng)歷的延時(shí)，定義為輸入和輸出波形的50%翻轉(zhuǎn)點(diǎn)之間的時(shí)間。上升和下降時(shí)間定義為在波形的10%和90%之間。對(duì)于給定的工藝和門的拓?fù)浣Y(jié)構(gòu)，功耗和延時(shí)的乘積一般為一常數(shù)。功耗-延時(shí)積(PDP)-門的每次開(kāi)關(guān)事件所消耗的能量。一個(gè)理想的門應(yīng)當(dāng)快速且?guī)缀醪幌哪芰?，所以最后的質(zhì)量評(píng)價(jià)為。能量-延時(shí)積(EDP) = 功耗-延時(shí)積2。第三章、第四

4、章CMOS 器件手工分析模型寄生簡(jiǎn)化：當(dāng)導(dǎo)線很短，導(dǎo)線的截面很大時(shí)或當(dāng)所采用的互連材料電阻率很低時(shí)，電感的影響可以忽略：如果導(dǎo)線的電阻很大(例如截面很小的長(zhǎng)鋁導(dǎo)線的情形)；外加信號(hào)的上升和下降時(shí)間很慢。當(dāng)導(dǎo)線很短，導(dǎo)線的截面很大時(shí)或當(dāng)所采用的互連材料電阻率很低時(shí)，采用只含電容的模型。當(dāng)相鄰導(dǎo)線間的間距很大時(shí)或當(dāng)導(dǎo)線只在一段很短的距離上靠近在一起時(shí)：導(dǎo)線相互間的電容可以被忽略，并且所有的寄生電容都可以模擬成接地電容。平行板電容：導(dǎo)線的寬度明顯大于絕緣材料的厚度。邊緣場(chǎng)電容：這一模型把導(dǎo)線電容分成兩部分：一個(gè)平板電容以及一個(gè)邊緣電容，后者模擬成一條圓柱形導(dǎo)線，其直徑等于該導(dǎo)線的厚度。多層互連結(jié)構(gòu)：

5、每條導(dǎo)線并不只是與接地的襯底耦合（接地電容），而且也與處在同一層及處在相鄰層上的鄰近導(dǎo)線耦合（連線間電容）?？傊俣鄬踊ミB結(jié)構(gòu)中導(dǎo)線間的電容已成為主要因素。這一效應(yīng)對(duì)于在較高互連層中的導(dǎo)線尤為顯著，因?yàn)檫@些導(dǎo)線離襯底更遠(yuǎn)。 例4.5與4.8表格電壓范圍 集總RC網(wǎng)絡(luò) 分布RC網(wǎng)絡(luò)0 ® 50%(tp) 0.69 RC 0.38 RC0 ® 63%(t) RC 0.5 RC10% ® 90%(tr) 2.2 RC 0.9 RC0 ® 90% 2.3 RC 1.0 RC例4.1 金屬導(dǎo)線電容考慮一條布置在第一層鋁上的10cm長(zhǎng)，1mm寬的鋁線，計(jì)算總的電容

6、值。平面(平行板)電容： ( 0.1×106mm2 )×30aF/mm2 = 3pF 邊緣電容： 2×( 0.1×106mm )×40aF/mm = 8pF 總電容： 11pF現(xiàn)假設(shè)第二條導(dǎo)線布置在第一條旁邊，它們之間只相隔最小允許的距離，計(jì)算其耦合電容。 耦合電容： Cinter = ( 0.1×106mm )×95 aF/mm2 = 9.5pF材料選擇：對(duì)于長(zhǎng)互連線，鋁是優(yōu)先考慮的材料；多晶應(yīng)當(dāng)只用于局部互連；避免采用擴(kuò)散導(dǎo)線；先進(jìn)的工藝也提供硅化的多晶和擴(kuò)散層接觸電阻：布線層之間的轉(zhuǎn)接將給導(dǎo)線帶來(lái)額外的電阻。布線策略：

7、盡可能地使信號(hào)線保持在同一層上并避免過(guò)多的接觸或通孔；使接觸孔較大可以降低接觸電阻(電流集聚在實(shí)際中將限制接觸孔的最大尺寸)。采電流集聚限制RC, (最小尺寸)：金屬或多晶至n+、p+以及金屬至多晶為 5 20 W ；通孔(金屬至金屬接觸)為1 5 W 。例4.2 金屬線的電阻考慮一條布置在第一層鋁上的10cm長(zhǎng)，1mm寬的鋁線。假設(shè)鋁層的薄層電阻為0.075/，計(jì)算導(dǎo)線的總電阻：Rwire0.075/´(0.1´106mm)/(1mm)7.5k例4.5 導(dǎo)線的集總電容模型假設(shè)電源內(nèi)阻為10k的一個(gè)驅(qū)動(dòng)器，用來(lái)驅(qū)動(dòng)一條10cm長(zhǎng)，1mm寬的Al1導(dǎo)線。電壓范圍 集總RC網(wǎng)絡(luò)

8、 分布RC網(wǎng)絡(luò)0 ® 50%(tp) 0.69 RC 0.38 RC0 ® 63%(t) RC 0.5 RC10% ® 90%(tr) 2.2 RC 0.9 RC0 ® 90% 2.3 RC 1.0 RC使用集總電容模型，源電阻RDriver10 kW，總的集總電容Clumped11 pFt50% = 0.69 ´ 10 kW ´ 11pF = 76 nst90% = 2.2 ´ 10 kW ´ 11pF = 242 ns例4.6 樹(shù)結(jié)構(gòu)網(wǎng)絡(luò)的RC延時(shí) 節(jié)點(diǎn)i的Elmore延時(shí)：tDi = R1C1 + R1C2

9、+ (R1+R3) C3 + (R1+R3) C4 + (R1+R3+Ri) Ci 例4.7 電阻-電容導(dǎo)線的時(shí)間常數(shù) 總長(zhǎng)為L(zhǎng)的導(dǎo)線被分隔成完全相同的N段，每段的長(zhǎng)度為L(zhǎng)/N。因此每段的電阻和電容分別為rL/N和cL/N R (= rL) 和C (= cL) 是這條導(dǎo)線總的集總電阻和電容結(jié)論：當(dāng)N值很大時(shí)，該模型趨于分布式rc線;一條導(dǎo)線的延時(shí)是它長(zhǎng)度L的二次函數(shù);分布rc線的延時(shí)是按集總RC模型預(yù)測(cè)的延時(shí)的一半. 例4.8 鋁線的RC延時(shí).考慮長(zhǎng)10cm寬、1mm的Al1導(dǎo)線,使用分布RC模型，c = 110 aF/mm和r = 0.075 W/mmtp = 0.38´RC =

10、0.38 ´ (0.075 W/mm) ´ (110 aF/mm) ´ (105 mm)2 = 31.4 nsPoly：tp = 0.38 ´ (150 W/mm) ´ (88+2´54 aF/mm) ´ (105 mm)2 = 112 msAl5： tp = 0.38 ´ (0.0375 W/mm) ´ (5.2+2´12 aF/mm) ´ (105 mm)2 = 4.2 ns例4.9 RC與集總C 假設(shè)驅(qū)動(dòng)門被模擬成一個(gè)電壓源，它具有一定大小的電源內(nèi)阻Rs。應(yīng)用Elmore公式，總

11、傳播延時(shí)：tD = RsCw + (RwCw)/2 = RsCw + 0.5rwcwL2 及 tp = 0.69 RsCw + 0.38 RwCw 其中，Rw = rwL，Cw = cwL 假設(shè)一個(gè)電源內(nèi)阻為1kW的驅(qū)動(dòng)器驅(qū)動(dòng)一條1mm寬的Al1導(dǎo)線，此時(shí)Lcrit 為2.67cm 第五章CMOS反相器靜態(tài)CMOS的重要特性：電壓擺幅等于電源電壓 à 高噪聲容限。邏輯電平與器件的相對(duì)尺寸無(wú)關(guān) à 晶體管可以采用最小尺寸 à 無(wú)比邏輯。穩(wěn)態(tài)時(shí)在輸出和Vdd 或GND之間總存在一條具有有限電阻的通路 à 低輸出阻抗 (kW) 。輸入阻抗較高 (MOS管的柵實(shí)

12、際上是一個(gè)完全的絕緣體) à 穩(wěn)態(tài)輸入電流幾乎為0。在穩(wěn)態(tài)工作情況下電源線和地線之間沒(méi)有直接的通路(即此時(shí)輸入和輸出保持不變) à 沒(méi)有靜態(tài)功率。傳播延時(shí)是晶體管負(fù)載電容和電阻的函數(shù)。門的響應(yīng)時(shí)間是由通過(guò)電阻Rp充電電容CL(電阻Rn放電電容CL)所需要的時(shí)間決定的 。開(kāi)關(guān)閾值VM定義為Vin = Vout的點(diǎn)(在此區(qū)域由于VDS = VGS ，PMOS和NMOS總是飽和的)r是什么：開(kāi)關(guān)閾值取決于比值r，它是PMOS和NMOS管相對(duì)驅(qū)動(dòng)強(qiáng)度的比一般希望VM = VDD/2 (可以使高低噪聲容限具有相近的值)，為此要求 r » 1 例5.1 CMOS反相器的開(kāi)關(guān)閾

13、值 通用0.25mm CMOS工藝實(shí)現(xiàn)的一個(gè)CMOS反相器的開(kāi)關(guān)閾值處于電源電壓的中點(diǎn)處。 所用工藝參數(shù)見(jiàn)表3.2。假設(shè)VDD = 2.5V，最小尺寸器件的寬長(zhǎng)比(W/L)n為1.5分析： VM對(duì)于器件比值的變化相對(duì)來(lái)說(shuō)是不敏感的。將比值設(shè)為3、2.5和2，產(chǎn)生的VM分別為1.22V、1.18V和 1.13V，因此使PMOS管的寬度小于完全對(duì)稱所要求的值是可以接受的。增加PMOS或NMOS寬度使VM移向VDD或GND。不對(duì)稱的傳輸特性實(shí)際上在某些設(shè)計(jì)中是所希望的。噪聲容限：根據(jù)定義，VIH和VIL是dVout/dVin = -1(= 增益)時(shí)反相器的工作點(diǎn)逐段線性近似VIH = VM - VM

14、 /g VIL = VM + (VDD - VM )/g 過(guò)渡區(qū)可以近似為一段直線，其增益等于在開(kāi)關(guān)閾值VM處的增益g。它與VOH及VOL線的交點(diǎn)用來(lái)定義VIH和VIL。點(diǎn)。例5.2 CMOS反相器的電壓傳輸特性和噪聲容限假設(shè)設(shè)計(jì)一個(gè)通用0.25mm CMOS工藝的反相器，PMOS對(duì)NMOS的比為3.4，其中NMOS晶體管的最小尺寸為(W=0.375mm，L=0.25mm，即W/L=1.5) g = -27.5 VIL = 1.2V, VIH = 1.3V NML = NMH = 1.2 確切值： VIL = 1.03V, VIH = 1.45V NML = 1.03V & NMH =

15、 1.05V 輸出電阻 低輸出 = 2.4kW 高輸出 = 3.3kW在飽和區(qū)，增益與電流的斜率關(guān)系很大(Vin = VM) g»(1+r)/ (VM-VTn-VDSATn/2)(ln - lp )分析：公式5.10過(guò)高估計(jì)了增益；最大的偏差是對(duì)于VTC的逐段線性近似造成的動(dòng)態(tài)特性：分析此圖柵漏電容Cgd12 擴(kuò)散電容Cdb1和Cdb2連線電容Cw扇出的柵電容Cg3和Cg4電容 表達(dá)式 值(fF)(H®L)值(fF)(L®H)CGD12 Con Wn 0.23 0.23CGD22 Cop Wp 0.61 0.61CDB1KeqbpnADnCj + KeqswnPD

16、nCjsw 0.66 0.90CDB2KeqbppADpCj + KeqswpPDpCjsw 1.5 1.15CG3 (2 Con)Wn + CoxWnLn 0.76 0.76CG4 (2 Cop)Wp + CoxWpLp 2.28 2.28Cw 提取參數(shù) 0.12 0.12CL å 6.1 6.0例5.5 一個(gè)0.25mm CMOS反相器的傳播延時(shí)VDD=2.5V 0.25mm W/Ln = 1.5 W/Lp = 4.5 Reqn= 13 kW (¸ 1.5) Reqp= 31 kW (¸ 4.5)tpHL = 36 psec tpLH = 29 psec 得到

17、：tp = 32.5 psec設(shè)計(jì)技術(shù)-減小一個(gè)門的傳播延時(shí)減小CL:門本身的內(nèi)部擴(kuò)散電容.漏擴(kuò)散區(qū)的面積越小越好:互連線電容;扇出電容.增加晶體管的W/L比:設(shè)計(jì)者手中最有力和最有效的性能優(yōu)化工具:注意自載效應(yīng)! 一旦本征電容(即擴(kuò)散電容)開(kāi)始超過(guò)由連線和扇出形成的外部負(fù)載，增加門的尺寸就不再對(duì)減少延時(shí)有幫助，只是加大了門的面積.提高VDD:用能量損耗來(lái)?yè)Q取性能;增加電源電壓超過(guò)一定程度后改善就會(huì)非常有限;對(duì)可靠性的考慮迫使在DSM工藝中對(duì)VDD要規(guī)定嚴(yán)格的上限.NMOS與PMOS的比使PMOS管較寬，以使它的電阻與下拉的NMOS管匹配。這通常要求PMOS和NMOS的寬度比在33.5之間。對(duì)

18、稱VTC，由高至低與由低至高的傳播延時(shí)相等如果對(duì)稱性和噪聲容限不是主要的考慮因素，那么實(shí)際上有可能通過(guò)減少PMOS器件的寬度來(lái)加快反相器的速度。使PMOS較寬因充電電流的增加而改善了反相器的tpLH，但它也由于產(chǎn)生較大的寄生電容而使tpHL變差 b = (W/L) p/(W/L) n r = Reqp/Reqn (代表尺寸完全相同的PMOS和NMOS晶體管的電阻比) bopt = Ör (當(dāng)導(dǎo)線電容可以忽略時(shí))例5.7 考慮性能時(shí)的器件尺寸確定S = 5時(shí)性能得到了大部分的改善，而尺寸大于10時(shí)幾乎得不到任何額外的增益(而且顯著地浪費(fèi)了面積) 確定反相器鏈的尺寸每一個(gè)反相器的最優(yōu)尺寸

19、是與它相鄰的前后兩個(gè)反相器尺寸的幾何平均數(shù)這意味著每個(gè)反相器的尺寸都相對(duì)于它前面反相器的尺寸放大相同的倍數(shù)f，即每個(gè)反相器都具有相同的等效扇出，因而也就具有相同的延時(shí)其中F代表該電路的總等效扇出，F(xiàn)=CL/Cg,1 以及通過(guò)該反相器鏈的最小延時(shí)：當(dāng)只存在一級(jí)時(shí)，tp和F是線性關(guān)系。加入第二級(jí)則變?yōu)槠椒礁P(guān)系 思考題5.5 確定反相器網(wǎng)絡(luò)的尺寸確定電路中反相器的尺寸，使在節(jié)點(diǎn)Out和In之間的延時(shí)最小。假設(shè)CL=64Cg,1 求門的確切尺寸Cg,3=2.52Cg,2= 6.35Cg,1選擇一個(gè)反相器鏈的正確級(jí)數(shù)對(duì)于給定的F (=fN)，選擇級(jí)數(shù)時(shí)需要綜合考慮.當(dāng)級(jí)數(shù)太大時(shí)，反相器級(jí)的本征延時(shí)將占

20、主導(dǎo)地位.當(dāng)級(jí)數(shù)太小時(shí)，每一級(jí)的有效扇出將占主導(dǎo)地位通過(guò)求最小延時(shí)表達(dá)式對(duì)級(jí)數(shù)的導(dǎo)數(shù)并令它為0，可以求得最優(yōu)值: 對(duì)于g = 0(忽略自載)時(shí)的解，最優(yōu)級(jí)數(shù)N = ln (F)，且每一級(jí)的等效扇出為f = e = 2.71828對(duì)于g = 1(典型情況)時(shí)的解，最優(yōu)有效扇出(錐形系數(shù))將接近于3.6 輸入信號(hào)的上升-下降時(shí)間實(shí)際上，輸入信號(hào)是逐漸變化的，而且PMOS和NMOS管會(huì)暫時(shí)同時(shí)導(dǎo)通一段時(shí)間。這會(huì)影響所得到的充(放)電總電流，從而影響傳播延時(shí)。一旦ts > tp，ts隨輸入斜率的增加而(近似地)線性增加。ts 源于前一級(jí)門的有限驅(qū)動(dòng)能力。功耗、能量和能量延時(shí)功耗分類：動(dòng)態(tài)功耗（包

21、括由充放電電容引起的動(dòng)態(tài)功耗、直流通路電流引起的功耗）；靜態(tài)功耗。直流通路電流引起的功耗：輸入信號(hào)不為無(wú)窮大的斜率造成了開(kāi)關(guān)過(guò)程中VDD 和 GND之間在短期內(nèi)出現(xiàn)一條直接通路。負(fù)載電容對(duì)短路電流的影響：大電容負(fù)載，輸出的下降時(shí)間明顯大于輸入的上升時(shí)間；小電容負(fù)載,輸出的下降時(shí)間明顯小于輸入的上升時(shí)間。能量-延時(shí)積PDP：它衡量了開(kāi)關(guān)這個(gè)門所需要的能量。對(duì)于一個(gè)給定的結(jié)構(gòu)這個(gè)數(shù)字可以通過(guò)降低電源電壓而任意縮小。一個(gè)更合適的指標(biāo)應(yīng)當(dāng)把性能和能量的度量放在一起考慮。最優(yōu)電源電壓：VDDopt=3/2VTE。第六章CMOS組合邏輯單元在構(gòu)成PUN和PDN網(wǎng)絡(luò)時(shí)應(yīng)當(dāng)記住以下幾點(diǎn)：晶體管可以看成是由其柵

22、信號(hào)控制的開(kāi)關(guān);PDN由NMOS器件構(gòu)成，而PUN由PMOS器件構(gòu)成。理由是NMOS管產(chǎn)生“強(qiáng)零”而PMOS管產(chǎn)生“強(qiáng)1”;NMOS邏輯規(guī)則：串聯(lián)器件實(shí)現(xiàn)AND操作，并聯(lián)器件實(shí)現(xiàn)OR操作;PMOS邏輯規(guī)則：串聯(lián)器件實(shí)現(xiàn)NOR操作，并聯(lián)器件實(shí)現(xiàn)NAND操作;PUN和PDN 是對(duì)偶網(wǎng)絡(luò);互補(bǔ)門在本質(zhì)上是反相的 (NAND, NOR, XNOR);實(shí)現(xiàn)一個(gè)具有N個(gè)輸入的邏輯門所需要的晶體管數(shù)目為2N;例6.1 兩輸入NAND門A B F0 0 10 1 11 0 11 1 04例6.2 CMOS復(fù)合門的綜合互補(bǔ)CMOS門的靜態(tài)特性 DC電壓傳輸特性與數(shù)據(jù)輸入模式有關(guān) 一個(gè)兩輸入NAND門的VTC與數(shù)

23、據(jù)有關(guān)。思考題6.1 確定互補(bǔ)CMOS門中晶體管的尺寸確定NAND和NOR門中晶體管的尺寸利用NAND實(shí)現(xiàn)比用NOR實(shí)現(xiàn)更好互補(bǔ)CMOS的缺點(diǎn)：晶體管數(shù)目為2N，明顯增加了它的實(shí)現(xiàn)面積；互補(bǔ)CMOS門的傳播延時(shí)隨扇入數(shù)迅速增加。大扇入時(shí)的設(shè)計(jì)技術(shù)：1.調(diào)整晶體管尺寸。當(dāng)心“自載效應(yīng)”，只有當(dāng)負(fù)載以扇出為主時(shí)放大尺寸才起作用。2.逐級(jí)加大晶體管尺寸。降低了起主要作用的電阻，同時(shí)使得電容的增加保持在一定的范圍內(nèi)，缺點(diǎn)：版圖復(fù)雜。3.重新安排輸入。關(guān)鍵信號(hào)和關(guān)鍵路徑的概念，把關(guān)鍵路徑上的晶體管靠近門的輸出端可以提高速度。4.重組邏輯結(jié)構(gòu)?？赡芙档蛯?duì)扇入的要求，從而減少門的延時(shí)。g稱為邏輯努力：表示一

24、個(gè)門與一個(gè)反相器提供相同的輸出電流時(shí)它所表現(xiàn)出的輸入電容比反相器大多少例6.5 復(fù)合門的邏輯努力gNAND=3/4，gNOR5/3例6.6 確定組合邏輯延時(shí)最小時(shí)的尺寸等效扇出：F = CL/Cg1 = 5路徑邏輯努力：G = 1 x 5/3 x 5/3 x 1 = 25/9路徑分支努力：B = 1 (無(wú)分支)總路徑努力：H = GFB = 125/9, 于是最優(yōu)的每個(gè)門的努力h=4ÖH = 1.9根據(jù)門的類型，扇出系數(shù)：f1=1.93, f2=1.93 x 3/5=1.16, f3 = 1.16, f4=1.93門的尺寸： a =f1g1/g2=1.16，b=f1f2g1/g3 =

25、 1.34，c= f1f2f3g1/g4 = 2.60思考題6.2 確定反相器電路的尺寸F=64 G=1*1*1 B=4*4*1=16 H=64*1*16=1024 H=31024=10.079 f1g1=f2g2=f3g3=10.079 f1=f2=f3=10.079 Cint1=Cg1 Cint2=t1/b1·cint=2.52Cg1 Cint3=t2/b2·t1/b1·Cint=6.35Cg1CMOS邏輯門中的功耗器件尺寸影響實(shí)際電容輸入和輸出上升下降時(shí)間決定了短路功耗器件閾值和溫度影響漏電功耗開(kāi)關(guān)活動(dòng)性：靜態(tài)部分（只與邏輯電路拓?fù)浣Y(jié)構(gòu)有關(guān)）邏輯功能、信號(hào)統(tǒng)

26、計(jì)特性；動(dòng)態(tài)部分（電路時(shí)序特性引起的）動(dòng)態(tài)或虛假翻轉(zhuǎn)。降低開(kāi)關(guān)活動(dòng)性的設(shè)計(jì)技術(shù)：邏輯重組、輸入排序、分時(shí)復(fù)用資源、通過(guò)均衡信號(hào)路徑來(lái)減少毛刺。思考題6.4 靜態(tài)邏輯門的功耗對(duì)于基本邏輯門(AND,OR,XOR)推導(dǎo)出01的輸出翻轉(zhuǎn)概率。P0®1 = Pout=0 ´ Pout=1NOR (1 - (1 - PA)(1 - PB) ´ (1 - PA)(1 - PB)OR (1 - PA)(1 - PB) ´ (1 - (1 - PA)(1 - PB)NAND PAPB ´ (1 - PAPB)AND (1 - PAPB) ´ PAPB

27、aXOR (1 - (PA + PB- 2PAPB) ´ (PA + PB- 2PAPB)For C: P0®1 = P0´P1=(1-PA)PA=0.5´0.5=0.25For Z: P0®1 =P0´P1=(1-PCPB)PCPB=(1(0.5´0.5)´(0.5´0.5)=3/16降低開(kāi)關(guān)活動(dòng)性的設(shè)計(jì)技術(shù)：1、邏輯重組。改變邏輯電路的拓?fù)浣Y(jié)構(gòu)可以降低它的功耗。結(jié)論：對(duì)于隨機(jī)輸入，鏈形實(shí)現(xiàn)比樹(shù)形實(shí)現(xiàn)總體上具有較低的開(kāi)關(guān)活動(dòng)性（忽略毛刺） 2、輸入排序。結(jié)論：推遲輸入具有較高翻轉(zhuǎn)率的信號(hào) (即信號(hào)概率接

28、近0.5的信號(hào)) 3、分時(shí)復(fù)用資源。結(jié)論：避免對(duì)具有獨(dú)特?cái)?shù)據(jù)特性的數(shù)據(jù)流采用分時(shí)復(fù)用4、通過(guò)均衡信號(hào)路徑來(lái)減少毛刺。電路中產(chǎn)生毛刺主要是由于在電路中路徑長(zhǎng)度失配引起的，信號(hào)時(shí)序上的這一不失配一般都是由于相對(duì)于電路的原始輸入信號(hào)路徑的長(zhǎng)度不同而引起的。結(jié)論：使信號(hào)路徑長(zhǎng)度匹配可以減少毛刺。有比邏輯：有比邏輯試圖減少實(shí)現(xiàn)一個(gè)給定邏輯功能所需要的晶體管數(shù)目，但它經(jīng)常以降低穩(wěn)定性和付出額外功耗為代價(jià)。由一個(gè)實(shí)現(xiàn)邏輯功能的NMOS下拉網(wǎng)絡(luò)和一個(gè)簡(jiǎn)單的負(fù)載器件組成。有比電路：由于輸出端的電壓擺幅及門的總體功能取決于NMOS和PMOS的尺寸比，所以此電路稱為有比電路。傳輸管邏輯 基本概念：通過(guò)允許原始輸入驅(qū)

29、動(dòng)?xùn)哦撕驮?漏端來(lái)減少實(shí)現(xiàn)邏輯所需要的晶體管數(shù)目?jī)?yōu)點(diǎn)：需要較少的晶體管來(lái)實(shí)現(xiàn)給定的功能。減少器件的數(shù)目也有降低電容的額外有點(diǎn)。缺點(diǎn)：當(dāng)傳輸管上拉一個(gè)節(jié)點(diǎn)至高點(diǎn)平時(shí)，輸出只充點(diǎn)至VDD-VTn。串聯(lián)NMOS的PT傳輸管門不應(yīng)當(dāng)象上圖這么串聯(lián)，下圖的邏輯避免了靜態(tài)功耗，減小了噪聲容限。 y = VDD - VTn1 - VTn2y = VDD - VTn1穩(wěn)定有效的傳輸管設(shè)計(jì)方法1：電平恢復(fù)：節(jié)點(diǎn)x可上拉到VDD (由于電平恢復(fù)) ，這就消除了反相器中的任何靜態(tài)功耗；在電平恢復(fù)器和傳輸管中沒(méi)有靜態(tài)電流路徑存在，因?yàn)榛謴?fù)器只有在A為高電平時(shí)才有效；為使這個(gè)電路正確工作，必須仔細(xì)確定晶體管的尺寸 (有

30、比)。方法2：多種閾值晶體管：工藝上解決：使用零閾值器件的NMOS傳輸管可以消除大部分閾值損失 (體效應(yīng)仍然會(huì)阻止全擺幅達(dá)到VDD)；對(duì)功耗有負(fù)面影響，這是由于即使VGS低于VT ，也仍然會(huì)有亞閾值電流流過(guò)傳輸管。方法3：傳輸門邏輯：最廣泛使用的方法；由柵信號(hào)C控制的全擺幅雙向開(kāi)關(guān)。當(dāng)C=1時(shí)，A=B；雖然傳輸門需要2個(gè)晶體管和較多的控制信號(hào) .0 ，但它能得到從電源軌線至軌線電壓的擺幅。解決長(zhǎng)延時(shí)問(wèn)題最常用的辦法是每隔m個(gè)傳輸門開(kāi)關(guān)切斷串聯(lián)鏈并插入一個(gè)緩沖器動(dòng)態(tài)CMOS設(shè)計(jì)動(dòng)態(tài)邏輯，既能減少晶體管的數(shù)目，又能避免靜態(tài)功耗通過(guò)增加一個(gè)時(shí)鐘輸入，它可以相繼完成預(yù)充電和條件求值兩個(gè)階段輸出的情況：

31、一旦動(dòng)態(tài)門的輸出放電就不可能再充電，直到進(jìn)行下一次預(yù)充電；門的輸入在求值期間最多只能有一次變化；在求值期間如果下拉網(wǎng)絡(luò)關(guān)斷，則輸出有可能處于高阻抗?fàn)顟B(tài)，狀態(tài)保存在CL。動(dòng)態(tài)邏輯門的重要特性：邏輯功能由NMOS下拉網(wǎng)絡(luò)實(shí)現(xiàn)；晶體管的數(shù)目明顯少于靜態(tài)情況：為N+2而不是2N；無(wú)比的邏輯門；只有動(dòng)態(tài)功耗；具有較快的開(kāi)關(guān)速度。設(shè)計(jì)考慮：用對(duì)偶的方法來(lái)實(shí)現(xiàn)另一形態(tài)的動(dòng)態(tài)邏輯；p型動(dòng)態(tài)門的缺點(diǎn)是比n型動(dòng)態(tài)門慢。例6.16 動(dòng)態(tài)邏輯的活動(dòng)性估計(jì)A. 靜態(tài)NOR門 B. n型動(dòng)態(tài)NOR門A B OUT0 0 10 1 01 0 01 1 0C. 真值表思考題6.8 活動(dòng)性計(jì)算 ？計(jì)算四輸入動(dòng)態(tài)NAND門的活動(dòng)

32、性因子，假設(shè)各輸入是獨(dú)立的并且PA=1 = 0.2；PB=1 = 0.3； PC=1 = 0.5和PD=1 = 0.4信號(hào)完整性問(wèn)題：包括 電荷泄漏、電荷分享、電容耦合、時(shí)鐘饋通串聯(lián)動(dòng)態(tài)門 只要在求值期間輸入只能進(jìn)行單個(gè)的01翻轉(zhuǎn)就能保證正確工作多米諾邏輯 基本概念：一個(gè)n型動(dòng)態(tài)邏輯塊后面接一個(gè)靜態(tài)反相器構(gòu)成多米諾邏輯的名字來(lái)歷:有如一條崩塌的多米諾骨牌線!多米諾CMOS的特點(diǎn)：只能實(shí)現(xiàn)非反相邏輯，可以達(dá)到非常高的速度：只存在上升沿的延時(shí)，而tpHL等于0。第七章 CMOS時(shí)序邏輯單元時(shí)序電路的時(shí)鐘參數(shù)建立時(shí)間：在時(shí)鐘翻轉(zhuǎn)之前數(shù)據(jù)輸入必須有效的時(shí)間保持時(shí)間：在時(shí)鐘邊沿之后數(shù)據(jù)輸入必須仍然有效的

33、時(shí)間傳播延時(shí)：相對(duì)于時(shí)鐘邊沿，最壞情況下，數(shù)據(jù)被復(fù)制到輸出端的時(shí)間兩個(gè)約束條件：最小時(shí)鐘周期T ³ tc-q + tplogic + tsu；對(duì)寄存器維持時(shí)間的要求tcdregister + tcdlogic ³ thold。存儲(chǔ)單元的分類：前臺(tái)存儲(chǔ)器和后臺(tái)存儲(chǔ)器。嵌入在邏輯中的存儲(chǔ)器 / 大量的集中存儲(chǔ)內(nèi)核。靜態(tài)存儲(chǔ)器和動(dòng)態(tài)存儲(chǔ)器。正反饋或再生原理 / 在與MOS器件相關(guān)的寄生電容上暫時(shí)存儲(chǔ)電荷，用于寄存器在較長(zhǎng)時(shí)間內(nèi)不被更新時(shí) / 用于要求較高性能水平和采用周期時(shí)鐘控制的數(shù)據(jù)通路電路中。鎖存器和寄存器。電平敏感/邊沿觸發(fā)。不同類型存儲(chǔ)元件的定義：一個(gè)邊沿觸發(fā)的存儲(chǔ)元件稱為寄存器。鎖存器是一個(gè)電平敏感的器件。由交叉耦合的門構(gòu)成的任何雙穩(wěn)態(tài)元件稱為觸發(fā)器(flip-flop)。雙穩(wěn)態(tài)原理交叉耦合的兩個(gè)反相器形成了雙穩(wěn)態(tài)電路(即一個(gè)電路具有2個(gè)穩(wěn)定狀態(tài)，每一個(gè)對(duì)應(yīng)一個(gè)邏輯狀態(tài))。當(dāng)翻轉(zhuǎn)區(qū)中反相器的增益大于1時(shí)，只有A和B是穩(wěn)定的工作點(diǎn)，而C是一個(gè)亞穩(wěn)態(tài)工作點(diǎn)。改變電路狀態(tài)的方法：切斷反饋環(huán)路 (多路開(kāi)關(guān)型鎖存器)。觸發(fā)強(qiáng)度超過(guò)反饋環(huán)(實(shí)現(xiàn)靜態(tài)后臺(tái)存儲(chǔ)器的主要方法)。主從邊沿觸發(fā)寄存器 工作原理：在時(shí)鐘的低電平階段，主級(jí)是透明的，輸入D被傳送到主級(jí)的輸出端QM。在此期間，從級(jí)處于維持狀態(tài)，通過(guò)反饋保持它原來(lái)的值