數(shù)電實驗三基于Quartus的硬件描述語言電路設計

1、數(shù)電實驗三 基于Quartus的硬件描述語言電路設計一 實驗目的（1） 了解QuartusII的硬件描述語言電路。（2） 能用VHDl語言設計電路。二 實驗設備實驗電路開發(fā)板DEO，Quartus仿真軟件。三 實驗要求要求1：并用硬件描述語言實現(xiàn)異或門電路的設計。1）用QuartusII 波形仿真驗證；2）下載到DE0 開發(fā)板驗證。 要求2：，編寫一個將二進制碼轉換成0-F 的七段碼譯碼器。1）用QuartusII 波形仿真驗證；2）下載到DE0 開發(fā)板驗證。要求3：編寫一個十六進制計數(shù)器。1）用QuartusII 波形仿真驗證；2）下載到DE0 開發(fā)板驗證。要求4：編寫一個能實現(xiàn)占空比50%

2、的5M 和50M 分頻器即兩個輸出，輸出信號頻率分別為10Hz 和1Hz。1）下載到DE0 開發(fā)板驗證。擴展內容：利用已經實現(xiàn)的VHDL模塊文件，采用原理圖方法，實現(xiàn)0-F計數(shù)自動循環(huán)顯示，頻率10Hz。四 實驗內容1， 異或門波形仿真為：2， 0-F 的七段碼譯碼器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY exa3_2 ISPORT (data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0);dis_out:OUT STE_LOGIC_VECTOR(6 DOWNTO 0);END exa3_2;ARCHITECTUR

3、E fwm OF exa3_2 ISBEGINPROCESS(data_in)BEGINCASE data_in ISWHEN”0000”=>dis_out<=”1000000”;-顯示 0WHEN”0001”=>dis_out<=”1111001”;-顯示 1WHEN”0010”=>dis_out<=”0100100”;-顯示 2WHEN”0011”=>dis_out<=”0110000”;-顯示 3WHEN”0100”=>dis_out<=”0011001”;-顯示 4WHEN”0101”=>dis_out<=”001

4、0010”;-顯示 5WHEN”0110”=>dis_out<=”0000010”;-顯示 6WHEN”0111”=>dis_out<=”1111000”;-顯示 7WHEN”1000”=>dis_out<=”0000000”;-顯示 8WHEN”1001”=>dis_out<=”0010000”;-顯示 9WHEN”1010”=>dis_out<=”0001000”;-顯示 AWHEN”1011”=>dis_out<=”0000000”;-顯示 BWHEN”1100”=>dis_out<=”1000110”;

5、-顯示 CWHEN”1101”=>dis_out<=”1000000”;-顯示 DWHEN”1110”=>dis_out<=”0000110”;-顯示 EWHEN”1111”=>dis_out<=”0001110”;-顯示 FWHEN OTHERS=> dis_out<=”1111111”;-滅燈，不顯示END CASE;END PROCESS;END fwm;說明: 七段碼譯碼器由7個線段狀的LED組成，1表示熄滅，0表示點亮，利用不同位置的LED熄滅和點亮組成0F字符顯示；將每一個四位二進制碼對應一個相應的七段碼輸出；波形仿真如下：3， 十六

6、進制計數(shù)器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY exa3_3 ISPORT ( clk,RST : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); -四位計數(shù)COUT : OUT STD_LOGIC); -進位位END exa3_3;ARCHITECTURE fwm OF exa3_3 ISSIGNAL Q1 : STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINPROCESS(clk,RST

7、)BEGINIF RST = '0' THEN Q1<=(OTHERS => '0'); COUT<= '0'ELSIF clk'EVENT AND clk='1' THENQ1<=Q1+1;COUT<= '0'IF Q1 >= "1111" THEN Q1<=(OTHERS => '0'); COUT<= '1'END IF;END IF;END PROCESS;DOUT<=Q1 ;END fw

8、m;說明： Count為進位輸出； Rst為清零信號，為0時清零；每計數(shù)到1111時,輸出count=1,Q=0000;波形仿真：4， 分頻器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY exa3_4 ISPORT(clk:IN STD_LOGIC;A,B:IN STD_LOGIC;clk_out1:OUT STD_LOGIC;clk_out2:OUT STD_LOGIC);END exa3_4;ARCHITECTURE fwm OF exa3_4 ISCONSTANT m : INTEGER:= 25000000; -50M 分頻到 1Hz

9、時=25000000。CONSTANT n : INTEGER:= 2500000; -5M 分頻到 10Hz 時=2500000SIGNAL tmp :STD_LOGIC;SIGNAL tmp1 :STD_LOGIC;BEGIN-分頻器輸出50MPROCESS(clk, tmp)VARIABLE cout : INTEGER:=0;BEGINIF A='1' THEN IF clk'EVENT AND clk='1' THENcout:=cout+1; -計數(shù)器+1IF cout<=m THEN tmp<='0' -計數(shù)小于

10、等于 25000000，輸出 0ELSIF cout<m*2 THEN tmp<='1' -計數(shù)小于 50000000，輸出 1ELSE cout:=0; -計數(shù)器清零END IF;END IF;clk_out1<=tmp;END IF;END PROCESS;-分頻器輸出5MPROCESS(clk, tmp1)VARIABLE cout : INTEGER:=0;BEGINIF B='1' THENIF clk'EVENT AND clk='1' THENcout:=cout+1; -計數(shù)器+1IF cout<=n THEN tmp1<='0' -計數(shù)小于等于 2500000，輸出 0ELSIF cout<n*2 THEN tmp1<='1' -計數(shù)小于 5000000，輸出 1ELSE cout:=0; -計數(shù)器清零END IF;END IF;clk_out2<=tmp1; END IF;END PROCESS;END fwm;說明： A，B為兩個開關，當A=1時，clk_out1：10HZ輸出，當B=1時，clk_out2：1HZ輸出； 5， 擴展要求說明：信號clk先經過分頻器exa3_4。 A、B分別為10HZ、1HZ輸出開關。分