連續(xù)相位調(diào)制方式與UART異步端口的同步設計

1、歡迎訪問Freekaoyan論文站連續(xù)相位調(diào)制方式與UART異步端口的同步設計歡迎訪問Freekaoyan論文站歡迎訪問Freekaoyan論文站摘要：闡述了在數(shù)據(jù)通信中使用連續(xù)相位調(diào)制試進與UART異步端口進行時鐘同步的必要性以及同步設計的原理，給出了硬件設計的電路原理圖，并對Altera公司MAX+PLUS 開發(fā)軟件的主要優(yōu)點進行了說明。 隨著通信技術和計算機技術的飛速發(fā)展，計算機數(shù)字通信技術顯得越來越重要。但是目前常用的數(shù)字通信傳輸信道仍為模擬信道，為了能使數(shù)字信號可靠，有效地在模擬信道中傳輸，就必須將數(shù)字信號調(diào)制到模擬信道的載波上。在實際應用中，使用較多的是在連續(xù)相位調(diào)制方式（如CPF

2、SK連續(xù)相位頻移鍵控、MSK最小頻移鍵控、GMSK高斯最小頻移鍵控等），這些方式的調(diào)制信號均為相位連續(xù)，即調(diào)制后的信號相位連續(xù)具有最小功率譜占用率，這就使得調(diào)制信號所占用的頻帶率及資源利用率比變通的調(diào)制方式大大提高。正是由于調(diào)制信號的相位是連續(xù)的，因而使得發(fā)送端的數(shù)據(jù)信號不能隨機輸出而必須和調(diào)制設備的時鐘同步，不然就難以保證調(diào)制信號相位的連續(xù)性。在PC機和單片機通信中普遍使用UART異步端口，而UART異步端口的數(shù)據(jù)同步主要依靠數(shù)據(jù)起始位和停止位來進行，這就使得UART異步端口不能直接與連續(xù)相位調(diào)制方式的設備相連接而必須加入一個時鐘同步轉換電路，以將UART端口的輸出數(shù)據(jù)與調(diào)制設備的時鐘同步。

3、最簡單的時鐘同步轉換電路是在調(diào)制設備的數(shù)據(jù)輸入端口前加入一個D觸發(fā)器，用調(diào)制設備的同步時鐘作為觸發(fā)器的時鐘輸入，UART異步端口的輸出數(shù)據(jù)信號作為觸發(fā)器的輸入。圖1所示為這種簡單的時鐘同步轉換電路圖。經(jīng)過D觸發(fā)器的時鐘觸發(fā)，Q輸出端的數(shù)據(jù)便可與調(diào)制設備的同步時鐘信號同步，這樣，就保證了調(diào)制信號相位的連續(xù)性。目前較常用的CPFSK、MSK、GMSK調(diào)制芯片都可發(fā)送時鐘同步輸出信號，這種時鐘同步輸出信號可作為串行數(shù)據(jù)輸入端口的同步時鐘。因此在設計中只需簡單地將調(diào)制芯片的發(fā)送時鐘同步信號接到D觸發(fā)器的時鐘觸發(fā)端即可。在實際的使用過程中，常常會出現(xiàn)通信數(shù)據(jù)出現(xiàn)誤碼的情況。這是由于UART異步端口的發(fā)送

4、時鐘與調(diào)制設備的同步時鐘存在著微小誤差所造成的。特別是在連續(xù)長時間發(fā)送數(shù)據(jù)時，這種調(diào)制設備的同步時鐘和UART異步端口的時鐘之間存在的微小誤差會產(chǎn)生積累效應從而使誤差更加明顯。通常調(diào)制設備的同步時鐘是與UART波特率相一致的，如UART2400bps，同步時鐘信號周期為2400Hz。圖2所示即為UART數(shù)據(jù)、同步時鐘和D觸發(fā)的同步后的數(shù)據(jù)脈沖的比較，可以看出，當同步時鐘比UART異步端口的時鐘脈沖小時，D觸發(fā)器輸出的同步數(shù)據(jù)就會出現(xiàn)誤碼錯誤。因此使用簡單的D觸發(fā)器方式不能保證通信雙方可靠的數(shù)據(jù)傳輸。為了保證時鐘同步轉換電路能夠正?？煽康墓ぷ鳎瑢嶋H應用時可以采用軟件設計和硬件設計兩種處理方式。軟

5、件設計就是在UART異步端口和調(diào)制設備之間加入一個單片機，單片機的任務就是接收UART異步端口發(fā)送的數(shù)據(jù)信號，并將其暫存在單片機的存儲器中，在調(diào)制設備同步時鐘的同步沿到來時依按位把存儲器中，數(shù)據(jù)輸出到調(diào)制設備的數(shù)據(jù)輸入端，即實現(xiàn)異步存儲同步發(fā)的轉發(fā)功能，這樣就避免了UART和調(diào)制設備之間由于時鐘誤差所形成的誤碼現(xiàn)象。硬件設計的設計原理與單片機類似，它主要用兩個移位寄存器來實現(xiàn)單片機的數(shù)據(jù)存儲和轉發(fā)功能。硬件設計要比軟件設計簡單、執(zhí)行速度快、占用的系統(tǒng)資源少，因此在實際工程中使用較多。硬件電路的實現(xiàn)可以用74系列的分離集成電路來完成，也可以使用現(xiàn)今流行的可編程邏輯器件來完成。筆者使用的是Alte

6、ra公司MAX7000S系列EPLD可編程邏輯器件，并配合Altera公司的AMX+PLUS 可編程邏輯器件開發(fā)軟件。由于MAX+PLUS 提供了一種與結構無關的全集成化的設計環(huán)境，因而設計者能對Altera的各種PLD系列方便地進行設計輸入、快速處理和器件編程。MAX+PLUS 軟件同時還具有強大的處理能力和高度的靈活性，其優(yōu)點主要表現(xiàn)在以下方面：（1）MAX+PLUS 的核心Compiler（編譯程序）支持從Classic琶FLEX10K的Altera全部系列的PLD產(chǎn)品，并能提供與結構無關的PLD設計開發(fā)環(huán)境，具有強大的邏輯綜合與優(yōu)化功能。（2）MAX+PLUS 可在基于PC機的MS W

7、INDOWS或WINDOWS NT環(huán)境下以及多種工作站的X WINDOWS環(huán)境下運行。（3）MAX+PLUS 的設計輸入、處理和校驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，可以加快動態(tài)調(diào)試，縮短開發(fā)周期。（4）MAX+PLUS 支持各種HDL輸入選項，包括VHDL、Verilog HDL和Altera的硬件描述語言AHDL。（5）MAX+PLUS 提供了豐富的庫單元以供設計者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯寵單元（Macro-Function）以及新型的參數(shù)化的巨單元（Maga-Function）。調(diào)用庫單元進行設計可以大大減輕設計的工作量，從而使設計周期成倍縮短。（6）MAX+PLUS 還提供了符合EDIF 200和209標準的接口，因而可以與其它工業(yè)標準的EDA軟件協(xié)同使用。設計者可以先使用其它的EDA軟件工具進行設計輸入，然后再利用MAX+PLUS 的Compiler進行編譯處理，并可使用其它EDA軟件工具進行器件和板級仿真。采用Altera的MAX7000S系列