非均勻采樣硬件設計

1、非均勻采樣硬件設計    非均勻采樣系統(tǒng)的實現(xiàn)可以包括兩個方面：（1）對信號進行非均勻采樣得到非均勻采樣信號；（2）進行非均勻采樣算法處理。前一個方面主要是硬件實現(xiàn)的問題，即如何在硬件上實現(xiàn)對信號的非均勻采樣，后一個方面主要是選擇合適的處理算法，以便對信號進行適當?shù)奶幚?，得到所需的結果。從一般意義上來看，信號的每個采樣點需要兩個量來代表：采樣值大小和采樣時間。對于均勻采樣，由于任何兩個采樣點的間隔都是相等的，因此，均勻采樣只需要記錄采樣值和標記采樣點的順序即可。但是，對于非均勻采樣，由于采樣點的間隔是不相等的，因此，非均勻采樣除了要記錄采樣值大小以外，還

2、需要記錄采樣時間。在實際實現(xiàn)中，非均勻采樣必須考慮如何在特定的時間點上進行采樣，這在對采樣時間的精度要求很高時，會非常難以實現(xiàn)。比如，要對1GHz的正弦信號進行采樣，則采樣時間的精度就必須是幾個ps。對信號進行非均勻采樣的關鍵是如何精確 圖1 偽隨機采樣脈沖產生 圖1中，兩個偽隨機碼產生電路產生偽隨機碼序列，分別送往計數(shù)器1和計數(shù)器2，作為計數(shù)器的預設值；計數(shù)器對高頻時鐘進行計數(shù)，當計數(shù)器溢出時，就會產生一個脈沖；控制電路實現(xiàn)控制計數(shù)器1和計數(shù)器2的切換。由于偽隨機碼產生電路產生的數(shù)值是偽隨機的，因此計數(shù)器輸出脈沖的寬度也是偽隨機的。最后，兩個計數(shù)器產生的偽隨機脈沖經過脈沖合成電路，形成所需要

3、的偽隨機采樣脈沖或者偽隨機控制信號。根據(jù)上面的論述，非均勻采樣系統(tǒng)的實現(xiàn)框圖如圖2所示。非均勻采樣系統(tǒng)的硬件采用DSP和CPLD（可編程邏輯器件）精確控制AD的采樣時間，實現(xiàn)非均勻采樣，在DSP中進行信號分析和處理，得到非均勻采樣信號的頻譜。硬件系統(tǒng)總框圖如圖3所示。            圖2 均勻采樣實現(xiàn)的原理框圖               

4、                                                  

5、               圖3 系統(tǒng)硬件框圖圖3所示中，時鐘芯片提供均勻時鐘到DSP和CPLD，DSP和CPLD根據(jù)該時鐘正常工作。DSP輸出一個決速的時鐘信號到CPLD，CPLD將該時鐘信號進行延時和分頻，得到一個較慢的非均勻時鐘信號，該非均勻時鐘的時間間隔為事先約定，這些時間間隔也存儲在DSP芯片中，以供非均勻采樣算法隨時調用。CPLD輸出非均勻時鐘信號到AD芯片，AD芯片根據(jù)該時鐘信號將 根據(jù)以上分析，非均勻采樣硬件實現(xiàn)主要包括以下幾個部分：信號調理電路、

6、非均勻采樣脈沖產生電路、采樣與數(shù)據(jù)處理單元及PC接口。信號調理電路的功能主要是把輸入信號轉換成符合AD模塊要求的信號，送往AD模塊進行采樣。其電路連接如圖4所示。非均勻采樣脈沖產生電路由可編程邏輯器件（CPLD）來實現(xiàn)的。CPLD選用Xilinx公司XC9500XL系列中的XC95144XL，其工作頻率高達177MHz；內含144個宏單元，有3200個門可供用戶使用，最大117個可用LO口；3.3V工作電壓，可接受5V、33V和2.5V電平的信號。在本實現(xiàn)方案中，CPLD輸入時鐘的頻率為l00MHz。按照實現(xiàn)非均勻采樣的基本原理，需要在CPLD內部實現(xiàn)產生一組不同采樣頻率的電路，實現(xiàn)方法為：（

7、1）在CPLD內部實現(xiàn)多個計數(shù)器，這些計數(shù)器依次對100MHz的輸人時鐘進行計數(shù)，當計數(shù)器溢出后，就產生一個脈沖信號；（2）計數(shù)器的預設值是一組預先經過選擇的確定數(shù)值。圖4 信號調理電路CPLD的工作過程為：上電后DSP初始化完成后給CPLD一個啟動信號，CPLD收到啟動信號后開始計數(shù)，計數(shù)到66后發(fā)生溢出，然后輸出一個脈沖，同時啟動下一個計數(shù)器，該計數(shù)器計數(shù)到61后輸出一個脈沖到AD，這樣的計數(shù)器有十個或者更多，當最后一個計數(shù)器溢出且輸出一個脈沖后同時啟動第一個計數(shù)器，如此循環(huán)，這樣CPLD就提供給AD一個小于1.5MHz的非均勻采樣時鐘信號或者非均勻控制信號。模數(shù)轉換芯片選用的是TI公司的

8、高速、高精度ADTHS12082。THS182的采樣速率最高為8MHz，輸出為12位，適用于雷達、圖像、高精度數(shù)據(jù)采集和通信領域；內部有兩個控制寄存器，可以靈活地設置工作方式；模擬輸入方式可以配置為兩路單端模擬輸人或者一路差分輸人，可以對兩路模擬輸入同時進行采樣；內部集成了16個字FO，可以減輕處理器的負擔；參考電壓可由外部提供或者使用內部參考電壓。THS12082在差分輸入的情況下有兩種采樣模式：單次采樣模式和連續(xù)采樣模式。設置為單次采樣模式時，采樣時鐘是由內部產生的，THS182在采樣觸發(fā)脈沖的觸發(fā)下開始一次采樣；設置為連續(xù)采樣時，THS12082在外部時鐘的 圖5 單次采樣模式工作時序&

9、#160;           圖6 連續(xù)采樣模式工作時序在本案例中，THS12082的工作方式選擇如表1所示。在THS12082能夠正常工作前必須對其進行正確的初始化，初始化過程主要是通過操作兩個控制寄存器CR0和CR1，來正確配置THS12082。初始化的流程如圖7所示。圖7 THS12O82初始化流程圖THS12082與TMS320C6211B硬件連接是通過C6211B外部存儲接口，配置在CE3空間，中斷信號與TMS320C6211B的外部中斷5相連。具體電路連接如圖8所示。圖8 ADO與

10、DSP的連接工作過程為：THS 12082初始化工作完成后開始采樣，輸出數(shù)據(jù)先存放在內部的16字FIFO中，當FIFO中的數(shù)據(jù)量大于設定的數(shù)值時，DATA AV信號有效（其有效電平和觸發(fā)沿的選擇可由控制寄存器來設定），于是THS12082發(fā)出一個中斷信號到DSP，DSP收到中斷后對開始讀取數(shù)據(jù)，送到內部RAM中保存 DSP和PC機的接口選擇USB 2.0接口實現(xiàn)，芯片選用美國Cypress公司推出的USB 2.0芯片CY7C68013。CY7C680l3是一個非常方便的USB 2，0實現(xiàn)方案，它提供與DSP或者MCU連接的接口，連接方法有兩種：Slave FOs和Master可編程接口GPIF。在本案例中，選用了Slave FOs方式，異步讀寫。Slave FOs方式是從機方式，DSP可以像讀寫普通FO一樣對CY7C68013內部的多層緩沖FIFO進行讀寫。具體的電路連接如圖9所示。FLAGA、FLAGB和FLAGC是CY7C68013內部Fa的狀態(tài)標志，C62llB通過通用IO口來獲得FO的空、半滿（由用戶設定半滿的閾值）和滿等狀態(tài)信息。C621lB對CY7C68013內部FO的選擇以及數(shù)據(jù)包的提交也是通過通用IiO口來實現(xiàn)。C62llB通過EMIF接口的CE2空間對CY7C68013進行讀寫操作。工作過程為：DSP通過USB向PC發(fā)送數(shù)據(jù)時，首先查看空、半滿和滿這