數(shù)字邏輯電路習(xí)題集

1、第一章 數(shù)字邏輯電路基礎(chǔ)一、填空題1、模擬信號的特點(diǎn)是在 和 上都是 變化的。（幅度、時(shí)間、連續(xù)）2、數(shù)字信號的特點(diǎn)是在 和 上都是 變化的。（幅度、時(shí)間、不連續(xù)）3、數(shù)字電路主要研究 與 信號之間的對應(yīng) 關(guān)系。（輸出、輸入、邏輯）4、用二進(jìn)制數(shù)表示文字、符號等信息的過程稱為_。（編碼）5、 ， ， 。（27、166、10101）6、 ， ， 。（42、111100、11010111）7、最基本的三種邏輯運(yùn)算是 、 、 。（與、或、非）8、邏輯等式三個(gè)規(guī)則分別是 、 、 。（代入、對偶、反演）9、邏輯函數(shù)化簡的方法主要有 化簡法和 化簡法。（公式、卡諾圖）10、邏輯函數(shù)常用的表示方法有 、 和

2、 。（真值表、表達(dá)式、卡諾圖、邏輯圖、波形圖五種方法任選三種即可）11、任何一個(gè)邏輯函數(shù)的 是唯一的，但是它的 可有不同的形式，邏輯函數(shù)的各種表示方法在本質(zhì)上是 的，可以互換。（真值表、表達(dá)式、一致或相同）12、寫出下面邏輯圖所表示的邏輯函數(shù)Y= 。（）13、寫出下面邏輯圖所表示的邏輯函數(shù)Y= 。（）14、半導(dǎo)體二極管具有 性，可作為開關(guān)元件。（單向?qū)щ姡?5、半導(dǎo)體二極管 時(shí)，相當(dāng)于短路； 時(shí)，相當(dāng)于開路。（導(dǎo)通、截止）16、半導(dǎo)體三極管作為開關(guān)元件時(shí)工作在 狀態(tài)和 狀態(tài)。（飽和、截止）二、判斷題1、十進(jìn)制數(shù)74轉(zhuǎn)換為8421BCD碼應(yīng)當(dāng)是。（）2、二進(jìn)制只可以用來表示數(shù)字，不可以用來表示文

3、字和符號等。（）3、十進(jìn)制轉(zhuǎn)換為二進(jìn)制的時(shí)候，整數(shù)部分和小數(shù)部分都要采用除2取余法。（）4、若兩個(gè)函數(shù)相等，則它們的真值表一定相同；反之，若兩個(gè)函數(shù)的真值表完全相同，則這兩個(gè)函數(shù)未必相等。（）5、證明兩個(gè)函數(shù)是否相等，只要比較它們的真值表是否相同即可。（）6、在邏輯函數(shù)表達(dá)式中，如果一個(gè)乘積項(xiàng)包含的輸入變量最少，那么該乘積項(xiàng)叫做最小項(xiàng)。（）7、當(dāng)決定一件事情的所有條件全部具備時(shí)，這件事情才發(fā)生，這樣的邏輯關(guān)系稱為非。（）8、在全部輸入是“0”的情況下，函數(shù)運(yùn)算的結(jié)果是邏輯“0”。（ ）9、邏輯變量取值的0和1表示事物相互獨(dú)立而又聯(lián)系的兩個(gè)方面。（）10、在變量A、B取值相異時(shí)，其邏輯函數(shù)值為1

4、，相同時(shí)為0，稱為異或運(yùn)算。（）11、邏輯函數(shù)的卡諾圖中，相鄰最小項(xiàng)可以合并。（）12、對任意一個(gè)最小項(xiàng)，只有一組變量取值使得它的值為1.（）13、任意的兩個(gè)最小項(xiàng)之積恒為0。（） 14、半導(dǎo)體二極管因?yàn)槠溆袑?dǎo)通、截止兩種工作狀態(tài)，所以可以作為開關(guān)元件使用；半導(dǎo)體三極管因?yàn)槠溆酗柡?、截止、放大三種工作狀態(tài)，所以其不可以作為開關(guān)元件使用。（）15、半導(dǎo)體二極管、三極管、MOS管在數(shù)字電路中均可以作為開關(guān)元件來使用。（）三、選擇題1、下列哪些信號屬于數(shù)字信號（B）。A、正弦波信號 B、時(shí)鐘脈沖信號 C、音頻信號 D、視頻圖像信號2、數(shù)字電路中的三極管工作在（C）。A、飽和區(qū) B、截止區(qū) C、飽和區(qū)

5、或截止區(qū) D、放大區(qū)3、十進(jìn)制整數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)一般采用（A）A、除2取余法 B、除2取整法 C、除10取余法 D、除10取整法4、將十進(jìn)制小數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)一般采用（B）A、乘2取余法 B、乘2取整法 C、乘10取余法 D、乘10取整法5、在（A）的情況下，函數(shù)運(yùn)算的結(jié)果是邏輯“0”A、全部輸入是“0” B、任一輸入是“0” C、任一輸入是“1” D、全部輸入是“1”6、在（B）的情況下，函數(shù)運(yùn)算的結(jié)果是邏輯“1”A、全部輸入是“0” B、任一輸入是“0” C、任一輸入是“1” D、全部輸入是“1”7、在（D）的情況下，函數(shù)運(yùn)算的結(jié)果是邏輯“1”A、全部輸入是“0” B、任一輸入是“0” C

6、、任一輸入是“1” D、全部輸入是“1”8、邏輯表達(dá)式（C）A、 B、 C、 D、9、邏輯表達(dá)式=（B）A、 B、 C、 D、10、下列邏輯式中，正確的是（A）A、 B、 C、 D、11、下列邏輯式中，正確的是（A）A、 B、 C、 D、12、邏輯函數(shù)式,化簡后結(jié)果是（C） A、 B、 C、 D、13、全部的最小項(xiàng)之和恒為（B）A、0 B、1 C、0或1 D、非0非114、對于四變量邏輯函數(shù)，最小項(xiàng)有（D）個(gè)A、0 B、1 C、4 D、1615、正邏輯是指（C）A、高電平用“1”表示 B、低電平用“0”表示C、高電平用“1”表示，低電平用“0”表示 D、高電平用“0”表示，低電平用“1”表示四

7、、簡答題1、數(shù)制轉(zhuǎn)換（要求寫出必要的計(jì)算過程） 答：233、9B2、數(shù)制轉(zhuǎn)換（要求寫出必要的計(jì)算過程） 答：10101110、2563、數(shù)制轉(zhuǎn)換（要求寫出必要的計(jì)算過程）（1） （2） 答：（1）1111101（2）1101.0114、應(yīng)用邏輯代數(shù)運(yùn)算法則證明下列各式：（1） （2）證明：（1）等式右邊，得證。（2）等式左邊，得證。5、應(yīng)用邏輯代數(shù)運(yùn)算法則證明下列各式：（1） （2）證明：（1），得證。 （2），得證。6、化簡邏輯表達(dá)式:（1） （2）解：（1）（2）7、把下面各邏輯函數(shù)寫成最小項(xiàng)表達(dá)式。（1） （2）解：（1）Y=m1+m2+m3+m5+m7 （2）Y=m2+m4+m5+m6

8、五、分析計(jì)算題1、分別采用公式法及卡諾圖法化簡下列邏輯表達(dá)式，并列出真值表。解：（1）公式法（2）卡諾圖法（略）（3）真值表 第二章 邏輯門電路一、填空題1、在邏輯門電路中，最基本的邏輯門是 、 和 。（與門、或門、非門）2、與門電路和或門電路具有 個(gè)輸入端和 個(gè)輸出端。（多、一）3、非門電路是 端輸入、 端輸出的電路。（單、單）4、TTL門電路具有 、 和 等優(yōu)點(diǎn)。（負(fù)載能力強(qiáng)、抗干擾能力強(qiáng)、轉(zhuǎn)換速度高）5、OC門是一種特殊的TTL與非門，它的特點(diǎn)是輸出端可以并聯(lián)輸出，即 。（線與）6、三態(tài)門除了高電平、低電平兩個(gè)狀態(tài)外，還有第三個(gè)狀態(tài)，這第三個(gè)狀態(tài)常稱為 。（高阻態(tài)）二、判斷題1、與門、或

9、門和非門都具有多個(gè)輸入端和一個(gè)輸出端。（）2、在與門電路后面加上非門，就構(gòu)成了與非門電路。（）3、TTL門電路具有負(fù)載能力強(qiáng)、抗干擾能力強(qiáng)和轉(zhuǎn)換速度高等特點(diǎn)。（）4、門電路的應(yīng)用日益廣泛，利用它的組合產(chǎn)生新邏輯功能，組成觸發(fā)器、振蕩器，并實(shí)現(xiàn)各種控制功能。（）5、CMOS門電路的輸入端在使用中不允許懸空。（）三、選擇題1、輸出端可并聯(lián)使用的TTL門電路是（B）A、三態(tài)門 B、OC門 C、與非門 D、或非門2、下面哪項(xiàng)不是三態(tài)門的主要用途（C）A、構(gòu)成數(shù)據(jù)總線 B、用作多路開關(guān) C、輸出端并聯(lián)輸出 D、用于雙向傳輸四、簡答題1、畫出邏輯函數(shù)的邏輯圖。2、寫出如圖所示邏輯圖的函數(shù)表達(dá)式。解：（第一

10、題） （第二題）第三章 組合邏輯電路一、填空題1、根據(jù)邏輯功能的不同特點(diǎn)，邏輯電路可分為兩大類： 和 。（組合邏輯電路、時(shí)序邏輯電路）2、組合邏輯電路主要是由 、 和 三種基本邏輯門電路構(gòu)成的。（與門、或門、非門）3、只考慮 ，而不考慮 的運(yùn)算電路，稱為半加器。（加數(shù)和被加數(shù)，低位進(jìn)位）4、不僅考慮 ，而且考慮 的運(yùn)算電路，稱為全加器。（加數(shù)和被加數(shù)，低位進(jìn)位）5、 是編碼的逆過程。（譯碼）6、數(shù)據(jù)選擇器是在 的作用下，從 中選擇 作為輸出的組合邏輯電路。（選擇信號、多個(gè)數(shù)據(jù)、某一數(shù)據(jù)或一個(gè)數(shù)據(jù)）7、從奇偶校驗(yàn)角度來說，數(shù)碼1011011是 碼，1001011是 碼。（奇性、偶性）8、只讀存儲

11、器用于存放 ，它只能按給定地址 ，而不能 。簡稱為ROM。（信號、讀取、寫入）9、PLD的基本結(jié)構(gòu)是由 和 ，再加上 電路組成的。（與門陣列、或門陣列、輸入輸出）10、PLD的每個(gè)輸出是其輸入的 。（標(biāo)準(zhǔn)與或表達(dá)式）二、判斷題1、在任何時(shí)刻，電路的輸出狀態(tài)只取決于該時(shí)刻的輸入，而與該時(shí)刻之前的電路狀態(tài)無關(guān)的邏輯電路，稱為組合邏輯電路。（）2、組合邏輯電路的邏輯功能可用邏輯圖、真值表、邏輯表達(dá)式、卡諾圖和波形圖五種方法來描述，它們在本質(zhì)上是相通的，可以互相轉(zhuǎn)換。（）3、型競爭冒險(xiǎn)也稱為1型競爭冒險(xiǎn)。（）4、型競爭冒險(xiǎn)也稱為0型競爭冒險(xiǎn)。（）5、3位二進(jìn)制譯碼器應(yīng)有3個(gè)輸入端和8個(gè)輸出端。（）6、

12、顯示譯碼器只有一種，是發(fā)光二極管顯示器（LED）。（）7、LCD是液晶顯示器，是顯示譯碼器的一種。（）8、3線8線譯碼電路是三八進(jìn)制譯碼器。（）9、十六路數(shù)據(jù)選擇器的地址輸入端有四個(gè)。（）10、能將一個(gè)數(shù)據(jù)，根據(jù)需要傳送到多個(gè)輸出端的任何一個(gè)輸出端的電路，稱為數(shù)據(jù)選擇器。（）11、只讀存儲器是由地址編碼器和存儲體兩部分組成的。（）12、ROM的邏輯結(jié)構(gòu)可以看成一個(gè)與門陣列和一個(gè)或門陣列的組合。（）13、存儲器所存儲的二進(jìn)制信息的總位數(shù)稱為存儲器的存儲容量。（）14、用PLD可以實(shí)現(xiàn)任何組合邏輯函數(shù)，PLD配合觸發(fā)器可實(shí)現(xiàn)任何時(shí)序邏輯電路。（）15、用PLA實(shí)現(xiàn)邏輯函數(shù)時(shí)，首先將邏輯函數(shù)化簡為最

13、簡與或式。（）三、選擇題1、組合邏輯電路的輸出取決于（A）A、輸入信號的現(xiàn)態(tài) B、輸出信號的現(xiàn)態(tài) C、輸出信號的次態(tài) D、輸入信號的現(xiàn)態(tài)和輸出信號的現(xiàn)態(tài)2、組合邏輯電路是由（A）構(gòu)成。A、門電路 B、觸發(fā)器 C、門電路和觸發(fā)器 D、計(jì)數(shù)器3、組合邏輯電路（B）A、具有記憶功能 B、沒有記憶功能 C、有時(shí)有記憶功能，有時(shí)沒有 D、以上都不對4、半加器的邏輯功能是（A）A、兩個(gè)同位的二進(jìn)制數(shù)相加 B、兩個(gè)二進(jìn)制數(shù)相加C、兩個(gè)同位的二進(jìn)制數(shù)及來自低位的進(jìn)位三者相加 D、兩個(gè)二進(jìn)制數(shù)的和的一半5、全加器的邏輯功能是（C）A、兩個(gè)同位的二進(jìn)制數(shù)相加 B、兩個(gè)二進(jìn)制數(shù)相加C、兩個(gè)同位的二進(jìn)制數(shù)及來自低位的

14、進(jìn)位三者相加 D、不帶進(jìn)位的兩個(gè)二進(jìn)制數(shù)相加6、對于兩個(gè)4位二進(jìn)制數(shù)A（A3A2A1A0）、B（B3B2B1B0），下面說法正確的是（A）A、如果A3B3，則AB B、如果A3B3，則ABC、如果A0B0，則AB D、如果A0B0，則AB7、對于8421BCD碼優(yōu)先編碼器，下面說法正確的是（A）A、有10根輸入線，4根輸出線 B、有16根輸入線，4根輸出線C、有4根輸入線，16根輸出線 D、有4根輸入線，10根輸出線8、對于8線3線優(yōu)先編碼器，下面說法正確的是（B）A、有3根輸入線，8根輸出線 B、有8根輸入線，3根輸出線C、有8根輸入線，8根輸出線 D、有3根輸入線，3根輸出線9、3線-8線

15、譯碼電路是（A）譯碼器 A、三位二進(jìn)制 B、三進(jìn)制 C、三-八進(jìn)制 D、八進(jìn)制10、實(shí)現(xiàn)多輸入、單輸出邏輯函數(shù)，應(yīng)選（C） A、編碼器 B、譯碼器 C、數(shù)據(jù)選擇器 D、數(shù)據(jù)分配器11、實(shí)現(xiàn)單輸入、多輸出邏輯函數(shù)，應(yīng)選（D） A、編碼器 B、譯碼器 C、數(shù)據(jù)選擇器 D、數(shù)據(jù)分配器12、1路4路數(shù)據(jù)分配器有（A）A、一個(gè)數(shù)據(jù)輸入端，兩個(gè)選擇控制端，四個(gè)數(shù)據(jù)輸出端B、四個(gè)數(shù)據(jù)輸入端，兩個(gè)選擇控制端，一個(gè)數(shù)據(jù)輸出端C、一個(gè)數(shù)據(jù)輸入端，一個(gè)選擇控制端，四個(gè)數(shù)據(jù)輸出端D、四個(gè)數(shù)據(jù)輸入端，一個(gè)選擇控制端，一個(gè)數(shù)據(jù)輸出端13、只能讀出不能寫入，但信息可永久保存的存儲器是（A）A、ROM B、RAM C、RPR

16、OM D、PROM14、一個(gè)具有n根地址輸入線和k條輸出線的ROM存儲容量是（C） A、 B、 C、 D、15、PLA是指（A） A、可編程邏輯陣列 B、現(xiàn)場可編程門陣列 C、隨機(jī)讀寫存儲器 D、通用陣列邏輯四、分析計(jì)算題1、組合電路如圖所示，分析該電路的邏輯功能。解：（1）寫表達(dá)式：,（2）化簡與變換：（3）由表達(dá)式列出真值表：（4）分析邏輯功能 ： 當(dāng)A、B、C三個(gè)變量不一致時(shí)，電路輸出為“1”，所以這個(gè)電路稱為“不一致電路”。2、分析如圖所示的組合邏輯電路的功能。解：（1）寫表達(dá)式： （2）化簡與變換：（3）由表達(dá)式列出真值表：（4）分析邏輯功能 ：當(dāng)A、B、C三個(gè)變量一致時(shí)，電路輸出為

17、“0”，否則輸出為“1”，所以這個(gè)電路稱為“一致電路”。3、設(shè)計(jì)一個(gè)樓上、樓下開關(guān)的控制邏輯電路來控制樓梯上的路燈，要求：使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。解：設(shè)樓上開關(guān)為A，樓下開關(guān)為B，燈泡為Y。并設(shè)A、B閉合時(shí)為1，斷開時(shí)為0；燈亮?xí)rY為1，燈滅時(shí)Y為0。根據(jù)邏輯要求列出真值表。 4、用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路，要求：（1）設(shè)舉重比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。（2）杠鈴?fù)耆e上的裁決由每一個(gè)裁判按一下自己面前的按鈕來確定。（3）只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判

18、時(shí)，表明成功的燈才亮。解：設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。 5、某設(shè)備有開關(guān)A、B、C，要求：只有開關(guān)A接通的條件下，開關(guān)B才能接通；開關(guān)C只有在開關(guān)B 接通的條件下才能接通。違反這一規(guī)程，則發(fā)出報(bào)警信號。設(shè)計(jì)一個(gè)由與非門組成的能實(shí)現(xiàn)這一功能的報(bào)警控制電路。解：（1）分析題意,寫出真值表：由題意可知，該報(bào)警電路的輸入變量是三個(gè)開關(guān)A、B、C 的狀態(tài)，設(shè)開關(guān)接通用1表示，開關(guān)斷開用0表示；設(shè)該電路的輸出報(bào)警信號為F，F(xiàn) 為1表示報(bào)警，F(xiàn) 為0表示不報(bào)警。（2）由真值表寫表達(dá)式：（3）化簡函數(shù)表達(dá)式： （4）畫邏輯圖6、設(shè)有甲乙丙三人進(jìn)行表決，若

19、有兩人以上（包括兩人）同意，則通過表決，用ABC代表甲乙丙，用L表示表決結(jié)果。試寫出真值表，邏輯表達(dá)式，并畫出用與非門構(gòu)成的邏輯圖。 解：（1）分析題意,寫出真值表：用1表示同意，0表示反對或棄權(quán)。可列出真值表如下：（2）由真值表寫表達(dá)式（3）化簡函數(shù)表達(dá)式（4）畫邏輯圖7、試用譯碼器74LS138和門電路實(shí)現(xiàn)邏輯函數(shù)：解：將邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式，再轉(zhuǎn)換成與非與非形式。=m3+m5+m6+m7=用一片74138加一個(gè)與非門就可實(shí)現(xiàn)該邏輯函數(shù)。8、用74LS138實(shí)現(xiàn)邏輯函數(shù)F=(1，2，4，7)。 解：化簡邏輯函數(shù)令A(yù)2=A，A1=B，A0=C，則9、用全譯碼器74LS138實(shí)現(xiàn)邏輯函數(shù)

20、解：（1）全譯碼器的輸出為輸入變量的相應(yīng)最小項(xiàng)之非，故先將邏輯函數(shù)式 f 寫成最小項(xiàng)之反的形式。由摩根定理。（2）f 有三個(gè)變量，因而選用三變量譯碼器。（3）變量C、B、A 分別接三變量譯碼器的C、B、A 端，則。（4）連線：（第七題） （第八題） （第九題）10、用八選一數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)下列邏輯函數(shù)：解：（1）將邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式： =m3+m5+m6+m7 （2）畫出連線圖。11、試用八選一數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)邏輯函數(shù):F(A,B,C)=(m1,m2,m4,m7)。12、試用四選一數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)邏輯函數(shù):F(A,B,C)=(m1,m2,m4,m7)

21、。解：（第十一題） （第十二題） (第十三題)13、試用4選1數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)邏輯函數(shù)：解：將A、B接到地址輸入端，C加到適當(dāng)?shù)臄?shù)據(jù)輸入端。作出邏輯函數(shù)L的真值表，根據(jù)真值表畫出連線圖。第四章 觸發(fā)器一、填空題1、觸發(fā)器具有 個(gè)穩(wěn)定狀態(tài)，在輸入信號消失后，它能保持 。（2、穩(wěn)定狀態(tài)）2、在基本RS觸發(fā)器暗中，輸入端或能使觸發(fā)器處于 狀態(tài)，輸入端或能使觸發(fā)器處于 狀態(tài)。（復(fù)位、置位）3、同步RS觸發(fā)器狀態(tài)的改變是與 信號同步的。（CP脈沖）4、在CP有效期間，若同步觸發(fā)器的輸入信號發(fā)生多次變化時(shí)，其輸出狀態(tài)也會相應(yīng)產(chǎn)生多次變化，這種現(xiàn)象稱為 。（觸發(fā)器的空翻）5、同步D觸發(fā)器的特性方

22、程為 。（）6、主從觸發(fā)器是一種能防止 現(xiàn)象的觸發(fā)器。（空翻）7、在CP脈沖和輸入信號作用下，JK觸發(fā)器能夠具有 、 、 、和 的邏輯功能。（保持、置0、置1、翻轉(zhuǎn)）8、在CP脈沖有效期間，D觸發(fā)器的次態(tài)方程= ，JK觸發(fā)器的次態(tài)方程= 。（D、）9、對于JK觸發(fā)器，當(dāng)CP脈沖有效期間，若J=K=0時(shí)，觸發(fā)器狀態(tài) ；若時(shí)，觸發(fā)器 或 ；若J=K=1時(shí)，觸發(fā)器狀態(tài) 。（保持、置0、置1、翻轉(zhuǎn)）10、同步觸發(fā)器屬 觸發(fā)的觸發(fā)器；主從觸發(fā)器屬 觸發(fā)的觸發(fā)器。（電平、邊沿）11、邊沿觸發(fā)器是一種能防止 現(xiàn)象的觸發(fā)器。（一次翻轉(zhuǎn)）12、與主從觸發(fā)器相比， 觸發(fā)器的抗干擾能力較強(qiáng)。（邊沿）13、對于JK觸

23、發(fā)器，若J=K，則可完成 觸發(fā)器的邏輯功能。（T）14、對于JK觸發(fā)器，若，則可完成 觸發(fā)器的邏輯功能。（D）15、將D觸發(fā)器的D端與端直接相連時(shí)，D觸發(fā)器可轉(zhuǎn)換成 觸發(fā)器。（T）二、判斷題1、觸發(fā)器有兩個(gè)穩(wěn)定狀態(tài)，一個(gè)是現(xiàn)態(tài)，一個(gè)是次態(tài)。（）2、觸發(fā)器有兩個(gè)穩(wěn)定狀態(tài)，在外界輸入信號的作用下，可以從一個(gè)穩(wěn)定狀態(tài)轉(zhuǎn)變?yōu)榱硪粋€(gè)穩(wěn)定狀態(tài)。（）3、觸發(fā)器的邏輯功能可以用真值表、卡諾圖、特性方程、狀態(tài)圖和波形圖等五種方式描述。（）4、同步D觸發(fā)器的Q端和D端的狀態(tài)在任何時(shí)刻都是相同的。（）5、主從觸發(fā)器能避免觸發(fā)器的空翻現(xiàn)象。（）6、主從觸發(fā)器存在“一次翻轉(zhuǎn)”現(xiàn)象。（）7、主從JK觸發(fā)器和邊沿JK觸發(fā)器

24、的特性方程是相同的。（）8、采用邊沿觸發(fā)器是為了防止空翻。（）9、同一邏輯功能的觸發(fā)器，其電路結(jié)構(gòu)一定相同。（）10、僅具有反正功能的觸發(fā)器是T觸發(fā)器。（）三、選擇題1、對于觸發(fā)器和組合邏輯電路，以下（D）的說法是正確的。A、兩者都有記憶能力 B、兩者都無記憶能力C、只有組合邏輯電路有記憶能力 D、只有觸發(fā)器有記憶能力2、CP有效期間，同步RS觸發(fā)器的特性方程是（B）。A、 B、（RS=0） C、 D、（RS=0）3、CP有效期間，同步D觸發(fā)器特性方程是（A）。A、 B、 C、 D、4、對于JK觸發(fā)器，輸入J=0、K=1，CP脈沖作用后，觸發(fā)器的應(yīng)為（A）。A、0 B、1 C、可能是0，也可能

25、是1 D、與有關(guān)5、JK觸發(fā)器在CP脈沖作用下，若使，則輸入信號應(yīng)為（A）。A、 B、 C、 D、6、具有“置0” “置1” “保持” “翻轉(zhuǎn)”功能的觸發(fā)器叫（A）。A、JK觸發(fā)器 B、基本RS觸發(fā)器 C、同步D觸發(fā)器 D、同步RS觸發(fā)器7、邊沿控制觸發(fā)的觸發(fā)器的觸發(fā)方式為（C）。A、上升沿觸發(fā) B、下降沿觸發(fā)C、可以是上升沿觸發(fā)，也可以是下降沿觸發(fā) D、可以是高電平觸發(fā)，也可以是低電平觸發(fā)8、為避免一次翻轉(zhuǎn)現(xiàn)象，應(yīng)采用（D）觸發(fā)器。A、高電平 B、低電平 C、主從 D、邊沿9、僅具有“保持”“翻轉(zhuǎn)”功能的觸發(fā)器叫（D）。A、JK觸發(fā)器 B、RS觸發(fā)器 C、D觸發(fā)器 D、T觸發(fā)器10、僅具有“

26、翻轉(zhuǎn)”功能的觸發(fā)器叫（D）。A、JK觸發(fā)器 B、RS觸發(fā)器 C、D觸發(fā)器 D、T觸發(fā)器四、簡答題1、畫出用邊沿JK觸發(fā)器實(shí)現(xiàn)邊沿T觸發(fā)器的邏輯圖。答：略2、畫出用主從RS觸發(fā)器實(shí)現(xiàn)的邏輯圖。答：略3、畫出用JK觸發(fā)器實(shí)現(xiàn)的邏輯圖。答：略4、畫出用主從RS觸發(fā)器實(shí)現(xiàn)的邏輯圖。答：略5、已知同步D觸發(fā)器的輸入信號波形，畫出輸出Q端信號波形。答：略6、已知主從JK觸發(fā)器J、K的波形如圖所示，畫出輸出Q的波形圖（設(shè)初始狀態(tài)為0）。答:第五章 時(shí)序邏輯電路一、填空題1、時(shí)序邏輯電路任何時(shí)刻的輸出信號不僅取決于 ，而且還取決于 。（當(dāng)時(shí)的輸入信號、電路原來的狀態(tài)）2、時(shí)序邏輯電路邏輯功能的表示方法有 、

27、、 、和 四種。（方程、狀態(tài)轉(zhuǎn)換真值表、狀態(tài)轉(zhuǎn)換圖、時(shí)序圖）3、進(jìn)行時(shí)序邏輯電路的分析時(shí)，需要列出邏輯電路的一些方程式，這些方程式包括 、 、 和 。（時(shí)鐘方程、輸出方程、驅(qū)動(dòng)方程、狀態(tài)方程）4、用來記憶和統(tǒng)計(jì)輸入CP脈沖個(gè)數(shù)的電路，稱為 。（計(jì)數(shù)器）5、用以存放二進(jìn)制代碼的電路稱為 。（寄存器）6、具有存放數(shù)碼和使數(shù)碼逐位右移或左移的電路稱為 。（移位寄存器或移存器）7、產(chǎn)生 的電路稱為順序脈沖發(fā)生器。（順序脈沖信號）二、判斷題1、時(shí)序邏輯電路的特點(diǎn)是在任何時(shí)刻的輸出不僅和輸入有關(guān)，而且還取決于電路原來的狀態(tài)。（）2、時(shí)序邏輯電路由存儲電路和觸發(fā)器兩部分組成。（）3、為了記憶電路的狀態(tài)，時(shí)序

28、電路必須包含存儲電路，存儲電路通常以觸發(fā)器為基本單元電路組成。（）4、計(jì)數(shù)器能夠記憶輸入CP脈沖的最大數(shù)目，叫做這個(gè)計(jì)數(shù)器的長度，也稱為計(jì)數(shù)器的“?！?。（）5、同步時(shí)序電路和異步時(shí)序電路的最主要區(qū)別是，前者沒有CP脈沖，后者有CP脈沖。（）6、同步時(shí)序電路和異步時(shí)序電路的最主要區(qū)別是，前者的所有觸發(fā)器受同一時(shí)鐘脈沖控制，后者的各觸發(fā)器受不同的時(shí)鐘脈沖控制。（）7、時(shí)序電路的邏輯功能可用邏輯圖、邏輯表達(dá)式、狀態(tài)表、卡諾圖、狀態(tài)圖和時(shí)序圖等方法來描述，它們在本質(zhì)上是相通的，可以互相轉(zhuǎn)換。（）8、當(dāng)時(shí)序邏輯電路進(jìn)入無效狀態(tài)后，若能自動(dòng)返回有效工作狀態(tài)，該電路能自啟動(dòng)。（）9、74LS163是集成4位

29、二進(jìn)制（十六進(jìn)制）同步加法計(jì)數(shù)器。（）三、選擇題1、時(shí)序邏輯電路中一定包含（A）A、觸發(fā)器 B、編碼器 C、移位寄存器 D、譯碼器2、時(shí)序電路某一時(shí)刻的輸出狀態(tài)，與該時(shí)刻之前的輸入信號（A）A、有關(guān) B、無關(guān) C、有時(shí)有關(guān)，有時(shí)無關(guān) D、以上都不對3、用n個(gè)觸發(fā)器構(gòu)成計(jì)數(shù)器，可得到的最大計(jì)數(shù)長度為（D）A、 B、 C、 D、4、同步時(shí)序邏輯電路和異步時(shí)序邏輯電路比較，其差異在于后者（B）A、沒有觸發(fā)器 B、沒有統(tǒng)一的時(shí)鐘脈沖控制 C、沒有穩(wěn)定狀態(tài) D、輸出只與內(nèi)部狀態(tài)有關(guān)5、一位8421BCD計(jì)數(shù)器，至少需要（B）個(gè)觸發(fā)器。A、3 B、4 C、5 D、106、經(jīng)過有限個(gè)CP，可由任意一個(gè)無效狀

30、態(tài)進(jìn)入有效狀態(tài)的計(jì)數(shù)器是（A）自啟動(dòng)的計(jì)數(shù)器。A、能 B、不能 C、不一定能 D、以上都不對7、構(gòu)成數(shù)碼寄存器和移位寄存器的觸發(fā)器，其邏輯功能一定為（B）A、JK觸發(fā)器 B、D觸發(fā)器 C、基本RS觸發(fā)器 D、T觸發(fā)器8、要想把串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，應(yīng)選（C）。 A、并行輸入串行輸出方式 B、串行輸入串行輸出方式 C、串行輸入并行輸出方式 D、并行輸入并行輸出方式9、寄存器在電路組成上的特點(diǎn)是（B）A、有CP輸入端，無數(shù)碼輸入端。 B、有CP輸入端和數(shù)碼輸入端。C、無CP輸入端，有數(shù)碼輸入端。 D、無CP輸入端和數(shù)碼輸入端。10、通常寄存器應(yīng)具有（D）功能。A、存數(shù)和取數(shù) B、清零和置數(shù) C、

31、A和B都有 D、只有存數(shù)、取數(shù)和清零，沒有置數(shù)。三、分析計(jì)算題1、分析圖示時(shí)序邏輯電路。解：（1）寫方程式：異步時(shí)序電路，時(shí)鐘方程：。驅(qū)動(dòng)方程：（2）求狀態(tài)方程：D觸發(fā)器的特性方程：將各觸發(fā)器的驅(qū)動(dòng)方程代入，即得電路的狀態(tài)方程：（3）計(jì)算、列狀態(tài)表：（4）畫狀態(tài)圖、時(shí)序圖： （5）電路功能：由狀態(tài)圖可以看出，在時(shí)鐘脈沖CP的作用下，電路的8個(gè)狀態(tài)按遞減規(guī)律循環(huán)變化，即：000111110101100011010001000電路具有遞減計(jì)數(shù)功能，是一個(gè)3位二進(jìn)制異步減法計(jì)數(shù)器。2、用JK觸發(fā)器設(shè)計(jì)一個(gè)4位二進(jìn)制異步加法計(jì)數(shù)器解：3、用74LS161構(gòu)成十進(jìn)制計(jì)數(shù)器。解：當(dāng)74LS161計(jì)數(shù)到Q3Q2Q1Q0=1001時(shí)，使，為置數(shù)創(chuàng)造了條件。當(dāng)下一個(gè)計(jì)數(shù)脈沖一到，各置數(shù)端數(shù)據(jù)立即送到輸出端，預(yù)置數(shù)端D3D2D1D0=0000。電路如圖所示。4、用74LS161構(gòu)成一個(gè)十二進(jìn)制計(jì)數(shù)器。 5、用74LS163構(gòu)成一個(gè)十二進(jìn)制計(jì)數(shù)器。解：（1）寫出狀態(tài)SN-1的二進(jìn)制代碼。SN-1S12-1S111011（2）求歸零邏輯（3）畫連線圖。 6、用集成計(jì)數(shù)器74163和與非門組成的6進(jìn)制計(jì)數(shù)器。第六章 脈沖信號的產(chǎn)生與整形一、填空題1、脈沖幅度表示脈沖電