超前進位加法器的設(shè)計

1、精選優(yōu)質(zhì)文檔-傾情為你奉上課 程 設(shè) 計 報 告課程設(shè)計名稱：計算機組成原理課程設(shè)計課程設(shè)計題目：超前進位加法器的設(shè)計院（系）：計算機學(xué)院專 業(yè)：計算機科學(xué)與技術(shù)班 級：學(xué) 號：姓 名：指導(dǎo)教師： 完成日期： 專心-專注-專業(yè)目 錄第1章 總體設(shè)計方案1.1 設(shè)計原理十六位超前進位加法器，可以由4個四位超前進位加法器構(gòu)成。由第一個四位超前進位加法器的進位輸出加進為第二個超前進位加法器的進位輸入，依次類推。超前進位加法器的實現(xiàn)是建立在各位進位的形成條件來實現(xiàn)的。 所以第一位的進位 c1=a0*b0+(a0+b0)*c0; 第二位的進位 c2=a1*b1+(a1+b1)*a0*b0+(a1+b1)

2、(a0+b0)c0 第三位的進位 c3=a2*b2+(a2+b2)a1*b1+(a1+b1)*(a2+b2)*a0*b0+ (a0+b0)(a1+b1)(a2+b2)*c0 第四位的進位 c4=a3*b3+(a3+b3)*a2*b2+(a3+b3)*(a2+b2)a1*b1 +(a3+b3)(a2+b2)(a1+b1)*a0*b0 +(a0+b0)(a1+b1)(a2+b2)(a3+b3)*c0下面我們可以引進傳遞函數(shù)Pi和進位產(chǎn)生函數(shù)Gi的概念。他們定義為： Pi=Ai+Bi Gi=Ai*BiP1的意義是：當(dāng)A0和B0中有一個為1時，若有進位輸入，則本位向高位傳遞進位。這個進位可以看成是低位

3、進位越過本位向高位傳遞的。G1的意義是：當(dāng)A0，B0均為1時，不管有無進位輸入，定會產(chǎn)生向高位的進位。將P1，G1代人C1-C4；C1=G1+P1*C0； 式（1）C2=G2+P2*G1+P2*P1*C0； 式（2）C3=G3+P3*G2+P3*P2*G1+P3*P2*P1*C0； 式（3）C4=G4+P4*G3+P4*P3*G2+P4*P3*P2*G1+P4*P3*P2*P1*C0； 式（4）圖1.1 十六位超前進位加法器原理框圖1.2 設(shè)計思路一個十六位超前進位加法器，可以由4個四位超前進位加法器模塊構(gòu)成。四位超前進位加法器采用Schematic設(shè)計輸入方式，頂層的八位超前進位加法器采用原

4、理圖設(shè)計輸入方式。采用硬件描述語言進行電路設(shè)計并實現(xiàn)上述給定進位的功能，設(shè)計的Schematic程序經(jīng)編譯、調(diào)試后形成gorffree*.bit文件并下載到XCV200可編程邏輯芯片中，經(jīng)硬件測試驗證設(shè)計的正確性。1.3 設(shè)計環(huán)境·硬件環(huán)境：偉福COP2000型計算機組成原理實驗儀、XCV200實驗板、微機；·EDA環(huán)境：Xilinx ISE EDA設(shè)計軟件、ModulSim EDA仿真軟件。第2章 詳細設(shè)計方案2.1 頂層方案圖的設(shè)計與實現(xiàn)頂層方案圖實現(xiàn)一位全加器的邏輯功能，采用原理圖設(shè)計輸入方式完成，電路實現(xiàn)基于XCV200可編程邏輯芯片。在完成原理圖的功能設(shè)計后，把輸

5、入/輸出信號安排到XCV200指定的引腳上去，實現(xiàn)芯片的引腳鎖定。2.1.1創(chuàng)建頂層圖形設(shè)計文件頂層圖形文件由4個超前進位加法器（444）構(gòu)成，33位輸入16位輸出?？衫肵ilinx ECS模塊實現(xiàn)頂層圖形文件的設(shè)計，頂層圖形文件結(jié)構(gòu)如圖2.1所示。圖2.1 十六位超前進位加法器頂層圖形文件結(jié)構(gòu)2.1.2器件的選擇與引腳鎖定（1）器件的選擇由于硬件設(shè)計環(huán)境是基于偉福COP2000型計算機組成原理實驗儀和XCV200實驗板，故采用的目標(biāo)芯片為Xlinx XCV200可編程邏輯芯片。（2）引腳鎖定把頂層圖形文件中的輸入/輸出信號安排到Xlinx XCV200芯片指定的引腳上去，實現(xiàn)芯片的引腳鎖定

6、，各信號及Xlinx XCV200芯片引腳對應(yīng)關(guān)系如表2.1所示。表2.1 信號和芯片引腳對應(yīng)關(guān)系輸入信號 XCV200芯片引腳輸出信號 XCV200芯片引腳A0100F0200A1101F1201A2102F2202A3103F3203 A4104F4 204A5105F5205A6106F6206A7107F7207A8108F8208A9109F9209A10110F10210A11111F11211A12112F12212A13113F13213A14114F14214A15115F15215B0116C4216B1117B2118B3119B4120B5121B6122B7123B8

7、124B9125B10126B11127 B12128B13129B14130B15131C01322.1.3編譯、綜合、適配利用Xilinx編譯器對頂層圖形文件進行編譯、綜合、優(yōu)化、邏輯分割、適配和布線，生成可供時序仿真的文件和器件下載編程文件。2.2 功能模塊的設(shè)計與實現(xiàn)十六位超前進位加法器采用Schematic設(shè)計輸入方式。2.2四位超前進位加法器模塊的設(shè)計與實現(xiàn)根據(jù)上面在1。1中講述的四位超前進位加法器的設(shè)計原理那樣，四位超前進位加法器的實現(xiàn)是建立在進位C1，C2，C3，C4的基礎(chǔ)之上的。所以，由于上面第1章第1節(jié)中關(guān)于進位C1，C2，C3，C4已經(jīng)進位講述，根據(jù)式（1），式（2），式

8、（3）式（4）可以畫出四位超前進位加法器的邏輯圖。九個輸入分別用表示A0，A1，A2，A3，B0。B1。B2。B3，c0，輸出用F0,F1,F2,F3,c4表示，形成的Schematic程序用444命名，其設(shè)計過程如下。（1） 創(chuàng)建Schematic原理圖。（2）功能仿真對創(chuàng)建的四位超前進位加法器（444）進行功能仿真，驗證其功能的正確性，可用Xilinx編譯器的Simulator模塊實現(xiàn)。功能仿真圖2。22.3 仿真調(diào)試仿真調(diào)試主要驗證設(shè)計電路邏輯功能、時序的正確性，本設(shè)計中主要采用功能仿真方法對設(shè)計的電路進行仿真。編譯、綜合、適配利用Xilinx編譯器對頂層圖形文件進行編譯、綜合、優(yōu)化、邏

9、輯分割、適配和布線，生成可供時序仿真的文件和器件下載編程文件。（1）建立仿真波形文件及仿真信號選擇功能仿真時，首先建立仿真波形文件，選擇仿真信號，對選定的輸入信號設(shè)置參數(shù)，選定的仿真信號和設(shè)置的參數(shù)如表2.2所示。表2.2 仿真信號選擇和參數(shù)設(shè)置表2.1 信號和芯片引腳對應(yīng)關(guān)系輸入名稱 信號值輸出名稱 信號值A(chǔ)0 1F0A11F1A21F2A31F3 A41F4 A51F5A61F6A71F7A81F8A91F9A101F10A111F11A121F12A131F13A141F14A151F15B00C4B10B20B30B40B50B60B70B80B90B100B110 B120B130B

10、140B151C01（2）功能仿真結(jié)果與分析功能仿真波形結(jié)果如圖2.2所示，仿真數(shù)據(jù)結(jié)果如表2.3所示。對表2.3與表1.1的內(nèi)容進行對比，可以看出功能仿真結(jié)果是正確的，進而說明電路設(shè)計的正確性。圖2.3 功能仿真波形結(jié)果表2.3 仿真數(shù)據(jù)結(jié)果輸入名稱 信號值輸出名稱 信號值A(chǔ)0 1F00A11F10A21F20A31F30 A41F4 0A51F50A61F60A71F70A81F80A91F90A101F100A111F110A121F120A131F130A141F140A151F151B00C41B10B20B30B40B50B60B70B80B90B100B110 B120B130B

11、140B151C01第3章 編程下載與硬件測試3.1 編程下載利用Xilinx的編程下載功能，將得到的gorffree*.bin文件下載到XCV200實驗板的XCV200可編程邏輯芯片中。3.2 硬件測試及結(jié)果分析利用XCV200實驗板進行硬件功能測試。十六位超前進位加法器的輸入數(shù)據(jù)通過XCV200實驗板的輸入開關(guān)實現(xiàn)，輸出數(shù)據(jù)通過XCV200實驗板的LED指示燈實現(xiàn)，其對應(yīng)關(guān)系如表3.1所示。表3.1 XCV200實驗板信號對應(yīng)關(guān)系XCV200芯片引腳信號XCV200實驗板A0-A7K1 A8-A15K2 B0-B7K3 B8-B15K4C0K0F0-F7D1 F8-F15D2利用表2.2中

12、的輸入?yún)?shù)作為輸入數(shù)據(jù)，測試輸出結(jié)果，即用XCV200實驗板的開關(guān)K2，K3，K4輸入數(shù)據(jù)，同時觀察D1的輸出，得到如表3.2所示的硬件測試結(jié)果。表3.2 硬件測試結(jié)果輸入輸出K1K2K3K4K0D1D21100100110000110000110000110000110000110000110101表3。3硬件測試結(jié)果的圖表所以運算的結(jié)果是：F15F14F13F12F11F10F9F8F7F6F5F4F3F2F1F0=A0A1A2A3A4A5A6A7A8A9A10A11A12A13A14A15B0B1B2B3B4B5B6B7B8B9B10B11B12B13B14B15=1111 1111 1

13、111 1111+0000 0000 0000 0001=0001表3。3硬件測試結(jié)果的圖表對表3.2與表3.3的內(nèi)容進行對比，可以看出硬件測試結(jié)果是正確的，說明電路設(shè)計完全正確。參考文獻1 曹昕燕. EDA技術(shù)實驗與課程設(shè)計M.北京：清華大學(xué)出版社，20062 范延濱.微型計算機系統(tǒng)原理、接口與EDA設(shè)計技術(shù)M.北京：北京郵電大學(xué)出版社，20063 王愛英.計算機組成與結(jié)構(gòu)(第4版)M.北京：清華大學(xué)出版社，20064 侯伯亨，顧新.VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計。西安：西安電子科技大學(xué)出版社，19995 杜建國。Veriling HDL 硬件描述語言。北京：國防工業(yè)出版社，20036 林灶生，劉紹漢。Verilog FPGA 芯片設(shè)計。北京：北京航空航天出版社，20067 白中英，計算機組成原理（第3版）。北京：科技出版社附 錄（程序清單或電路原理圖）八位超前進位加法器的原理圖：四位超前進位加法器的內(nèi)部構(gòu)造圖：課程設(shè)計總結(jié)：在程序設(shè)計的過程中由于對軟件環(huán)境的不熟悉導(dǎo)致對程序設(shè)計的總體把握不太明白。在經(jīng)過一段時間的熟悉和老師的講解，終于，初步了解了這個程序設(shè)計軟件的