第四章VHDL設(shè)計初步

1、第第 1 1 頁頁第四章 VHDL設(shè)計初步第第 1 1 頁頁第四章 VHDL設(shè)計初步第四章 VHDL設(shè)計初步第第 2 2 頁頁第四章 VHDL設(shè)計初步VHDL (Very High Speed Integrated Circuit VHDL (Very High Speed Integrated Circuit Hardware Description Language)Hardware Description Language)，意為超高速集，意為超高速集成電路硬件描述語言。由美國國防部成電路硬件描述語言。由美國國防部70708080年代組織年代組織研制開發(fā)，研制開發(fā)，19851985年完成

2、第一版，年完成第一版， 19871987年成為年成為IEEE IEEE Std1076-1987Std1076-1987。美國國防部規(guī)定所有官方的。美國國防部規(guī)定所有官方的ASICASIC設(shè)設(shè)計都必須用計都必須用VHDLVHDL為設(shè)計描述語言，此后漸漸成為工為設(shè)計描述語言，此后漸漸成為工業(yè)標(biāo)準(zhǔn)為大家接受。業(yè)標(biāo)準(zhǔn)為大家接受。19931993年修改成年修改成IEEE Std1164-IEEE Std1164-19931993。19951995年，中國國家技術(shù)監(jiān)督局組織編撰并出年，中國國家技術(shù)監(jiān)督局組織編撰并出版版CADCAD通用技術(shù)規(guī)范通用技術(shù)規(guī)范，推薦，推薦VHDLVHDL語言作為我國電語言作為

3、我國電子設(shè)計自動化硬件描述語言的國家標(biāo)準(zhǔn)。子設(shè)計自動化硬件描述語言的國家標(biāo)準(zhǔn)。VHDL的由來的由來4.1 概述概述 第第 3 3 頁頁第四章 VHDL設(shè)計初步一些語法約定1. 可選內(nèi)容可選內(nèi)容2. 大小寫不敏感大小寫不敏感3. - 后面為注釋后面為注釋4. 層次縮進(jìn)層次縮進(jìn)5. 源文件名源文件名必須與實(shí)體名一致與實(shí)體名一致第第 4 4 頁頁第四章 VHDL設(shè)計初步4.2 VHDL語言的基本單元及其構(gòu)成語言的基本單元及其構(gòu)成 4.2.1 2選選1多路選擇器的多路選擇器的VHDL描述描述 mux21aabsqasbq第第 5 5 頁頁第四章 VHDL設(shè)計初步LIBRARY IEEE;USE IEE

4、E.STD_LOGIC_1164.ALL;ENTITY mux21 ISPORT(a,b,s: IN BIT; q: OUT BIT );END mux21;ARCHITECTURE connect OF mux21 ISBEGINq=a WHEN s=0 ELSE b;END connect;設(shè)計一個2選1多路通道程序包實(shí)體結(jié)構(gòu)體信號傳輸符號第第 6 6 頁頁第四章 VHDL設(shè)計初步第第 7 7 頁頁第四章 VHDL設(shè)計初步4.2.2 VHDL程序的基本結(jié)構(gòu)程序的基本結(jié)構(gòu) 第第 8 8 頁頁第四章 VHDL設(shè)計初步1、ENTITY（實(shí)體）是（實(shí)體）是VHDL設(shè)計中最基本的組設(shè)計中最基本的組成

5、部分之一，它類似于原理圖中的一個部件符成部分之一，它類似于原理圖中的一個部件符號，它并不描述設(shè)計的具體功能，只定義了該號，它并不描述設(shè)計的具體功能，只定義了該設(shè)計所需的全部輸入設(shè)計所需的全部輸入/輸出信號。輸出信號。實(shí)體的格式如下實(shí)體的格式如下: ENTITY 實(shí)體名實(shí)體名 IS GENERIC（常數(shù)名（常數(shù)名: 數(shù)據(jù)類型數(shù)據(jù)類型 :=設(shè)定值設(shè)定值 )； PORT(列出設(shè)計的所有輸入列出設(shè)計的所有輸入/輸出信號輸出信號); END 實(shí)體名實(shí)體名;VHDL結(jié)構(gòu)要點(diǎn)實(shí)際上是器件名，最好用實(shí)際上是器件名，最好用相應(yīng)功能來確定，如相應(yīng)功能來確定，如counter4b，adder8b。注。注意不能用意不

6、能用prim等庫的元件等庫的元件的名字。的名字。規(guī)定實(shí)體的內(nèi)部特性參數(shù)，規(guī)定實(shí)體的內(nèi)部特性參數(shù)，如端口大小，子元件數(shù)目，如端口大小，子元件數(shù)目，定時特性等。定時特性等。第第 9 9 頁頁第四章 VHDL設(shè)計初步端口說明格式為：端口說明格式為： PORT(端口名：端口模式端口名：端口模式 數(shù)據(jù)類型數(shù)據(jù)類型）;VHDL結(jié)構(gòu)要點(diǎn) IN OUT INOUT BUFFER端口模式：端口模式：用來說明數(shù)據(jù)、信號通過該端口的方向。用來說明數(shù)據(jù)、信號通過該端口的方向。（1）IN 信號進(jìn)入實(shí)體；信號進(jìn)入實(shí)體；（2）OUT 信號離開實(shí)體，不能在內(nèi)部反饋使用；信號離開實(shí)體，不能在內(nèi)部反饋使用；（3）INOUT 信號

7、是雙向的，既可進(jìn)入也可離開實(shí)體；信號是雙向的，既可進(jìn)入也可離開實(shí)體；（4）BUFFER 信號輸出到實(shí)體外部，但同時也可在信號輸出到實(shí)體外部，但同時也可在實(shí)體內(nèi)部反饋，允許內(nèi)部引用該端口的信號。實(shí)體內(nèi)部反饋，允許內(nèi)部引用該端口的信號。第第 1010 頁頁第四章 VHDL設(shè)計初步注意注意簡單地說簡單地說= 或或 : = In端口端口 out端口端口 = 或或 : = buffer端口端口 = 或或 : = buffer端口端口VHDL結(jié)構(gòu)要點(diǎn)In In 信號只能被引用信號只能被引用, ,不能被賦值不能被賦值out out 信號只能被賦值信號只能被賦值, ,不能被引用不能被引用buffer buff

8、er 信號可以被引用信號可以被引用, ,也可以被賦值也可以被賦值第第 1111 頁頁第四章 VHDL設(shè)計初步2、Arcthitecture（結(jié)構(gòu)體）（結(jié)構(gòu)體） 格式：格式： Arcthitecture 結(jié)構(gòu)體名結(jié)構(gòu)體名 of 實(shí)體名實(shí)體名 is 說明語句說明語句 內(nèi)部信號、常數(shù)、元件、數(shù)據(jù)類內(nèi)部信號、常數(shù)、元件、數(shù)據(jù)類型、函數(shù)等的定義型、函數(shù)等的定義 begin 功能描述語句功能描述語句 end 結(jié)構(gòu)體名；結(jié)構(gòu)體名； VHDL結(jié)構(gòu)要點(diǎn)并行語句或順序語并行語句或順序語句或它們的混合。句或它們的混合。描述器件內(nèi)部邏輯描述器件內(nèi)部邏輯功能或電路結(jié)構(gòu)。功能或電路結(jié)構(gòu)。第第 1212 頁頁第四章 VHD

9、L設(shè)計初步VHDL結(jié)構(gòu)要點(diǎn)說明語句說明語句說明功能描述中用到的說明功能描述中用到的 信號（信號（SIGNAL） 數(shù)據(jù)類型（數(shù)據(jù)類型（TYPE） 常數(shù)（常數(shù)（CONSTANT） 元件（元件（COMPONENT） 函數(shù)（函數(shù)（FUNCTION） 過程（過程（PROCEDURE）第第 1313 頁頁第四章 VHDL設(shè)計初步VHDL結(jié)構(gòu)要點(diǎn)功能描述：塊語句、進(jìn)程語句、信號賦值語句、功能描述：塊語句、進(jìn)程語句、信號賦值語句、子程序調(diào)用語句、元件例化語句子程序調(diào)用語句、元件例化語句多個語句可以是并行執(zhí)行的，也可順序執(zhí)行，多個語句可以是并行執(zhí)行的，也可順序執(zhí)行，取決于所使用的語句類型：取決于所使用的語句類型

10、：1. 塊語句：多個并行語句構(gòu)成的模塊塊語句：多個并行語句構(gòu)成的模塊2. 進(jìn)程語句：順序語句模塊進(jìn)程語句：順序語句模塊3. 信號賦值語句：向信號或端口賦值信號賦值語句：向信號或端口賦值4. 子程序調(diào)用語句：調(diào)用一個已設(shè)計好子程序。子程序調(diào)用語句：調(diào)用一個已設(shè)計好子程序。5. 元件例化語句：調(diào)用元件，并將元件拼接為元件例化語句：調(diào)用元件，并將元件拼接為電路模塊電路模塊第第 1414 頁頁第四章 VHDL設(shè)計初步VHDL結(jié)構(gòu)要點(diǎn)ENTITY mux21aISPORT(a,b:IN BIT;s:INBIT;q:OUT BIT);END ENTITY mux21a;ARCHITECTURE one O

11、F mux21a ISBEGINq=a WHEN s=0 ELSE b;END ARCHITECTURE one;第第 1515 頁頁第四章 VHDL設(shè)計初步ARCHITECTURE one OF mux21a ISSIGNAL d,e: BIT;BEGINd= a AND (NOT s);e= b AND s;q= d OR e;END ARCHITECTURE one;第第 1616 頁頁第四章 VHDL設(shè)計初步ARCHITECTURE one OF mux21a ISBEGINq=(a AND (NOT s) OR (b AND s) ;END ARCHITECTURE one;第第 1

12、717 頁頁第四章 VHDL設(shè)計初步ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s)BEGINIF s=0 THENq=a; ELSE q= b;END IF;END PROCESS;END ARCHITECTURE one;第第 1818 頁頁第四章 VHDL設(shè)計初步4.3 VHDL文本輸入設(shè)計方法初步文本輸入設(shè)計方法初步第第 1919 頁頁第四章 VHDL設(shè)計初步將當(dāng)前設(shè)計指定為工程然后選擇器件、分配引腳然后選擇器件、分配引腳第第 2020 頁頁第四章 VHDL設(shè)計初步排錯有兩種定位錯誤的方法第第1步、單擊步、單擊Error行，使之反色顯示

13、行，使之反色顯示第第2步、單擊步、單擊Locate按鈕按鈕直接雙擊直接雙擊Error行行第第 2121 頁頁第四章 VHDL設(shè)計初步常見錯誤l標(biāo)點(diǎn)錯誤l將設(shè)計文件放于根目錄下，沒有放在工作庫下l文件后綴.vhd設(shè)成.tdfl設(shè)計文件名和實(shí)體名不一致l底層設(shè)計沒有運(yùn)行create default include file命令l第第 2222 頁頁第四章 VHDL設(shè)計初步仿真下載時序仿真時序仿真和和功能仿真功能仿真的意義的意義時序仿真時序仿真就是接近真實(shí)器件運(yùn)行特性的時序仿真，就是接近真實(shí)器件運(yùn)行特性的時序仿真， 仿仿文件中已包含了器件硬件特性參數(shù)，因而仿真精度高。文件中已包含了器件硬件特性參數(shù)，

14、因而仿真精度高。但時序仿真的仿真文件必須來自針對具體器件的綜合但時序仿真的仿真文件必須來自針對具體器件的綜合器與適配器器與適配器。功能仿真功能仿真是直接對是直接對VHDL、原理圖描述或其它描述形式、原理圖描述或其它描述形式的邏輯功能進(jìn)行測試模擬，以了解其實(shí)現(xiàn)的功能是否的邏輯功能進(jìn)行測試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計要求的過程。仿真過程不涉及任何具體器滿足原設(shè)計要求的過程。仿真過程不涉及任何具體器件的硬件特性件的硬件特性。仿照第三章的內(nèi)容進(jìn)行仿真和下載仿照第三章的內(nèi)容進(jìn)行仿真和下載第第 2323 頁頁第四章 VHDL設(shè)計初步第第 2424 頁頁第四章 VHDL設(shè)計初步LIBRARY IE

15、EE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF1 IS PORT (clk:IN STD_LOGIC;d:IN STD_LOGIC;q:OUT STD_LOGIC);END DFF1 ;ddf1打開打開IEEE庫庫STD_LOGIC:標(biāo)準(zhǔn)邏輯位標(biāo)準(zhǔn)邏輯位在綜合器中，在綜合器中，STD_LOGIC被看作有被看作有9種值，種值，如如-、X、0、1和和Z等等而而BIT只能取只能取0和和1程序包程序包4.4 VHDL 程序設(shè)計舉例程序設(shè)計舉例例例41 D觸發(fā)器觸發(fā)器第第 2525 頁頁第四章 VHDL設(shè)計初步ARCHITECTURE bhv OF DFF1 IS S

16、IGNAL q1:STD_LOGIC;BEGINPROCESS(clk)BEGINIF clkEVENT AND CLK=1 THEN q1=D;END IF;q=q1;END PROCESS;END bhv;引進(jìn)內(nèi)部節(jié)點(diǎn)信號進(jìn)程語句及敏感信號檢測clk上升沿將數(shù)據(jù)輸出端口不完整條不完整條件語句件語句順序順序語句語句第第 2626 頁頁第四章 VHDL設(shè)計初步邊沿型觸發(fā)器的時序波形邊沿型觸發(fā)器的時序波形第第 2727 頁頁第四章 VHDL設(shè)計初步LIBRARY IEEE;USE IEEE. STD_LOGIC _1164.all;ENTITY test1 ISport (clk, d : IN

17、 STD_LOGIC; q : OUT STD_LOGIC);END test1;ARCHITECTURE test1_body OFtest1 ISBEGINPROCESS (clk)BEGIN IF rising_edge(clk) THEN q = d; END IF;END PROCESS;END test1_body;第第 2828 頁頁第四章 VHDL設(shè)計初步 例例41基本語法小結(jié)基本語法小結(jié) 定義信號定義信號 SIGNAL： SIGNAL A1 : STD_LOGIC; 信號屬性函數(shù)信號屬性函數(shù) EVENT PROCESS語句結(jié)構(gòu)語句結(jié)構(gòu): 順序語句，行為描述語句順序語句，行為描

18、述語句 敏感信號表，敏感信號表，PROCESS語句特點(diǎn)語句特點(diǎn) 時序電路：不完整條件語句產(chǎn)生時序電路時序電路：不完整條件語句產(chǎn)生時序電路 時鐘上升沿測試時鐘上升沿測試語句結(jié)構(gòu)語句結(jié)構(gòu): CLKEVENT AND CLK = 1 ,RISING_EDGE()第第 2929 頁頁第四章 VHDL設(shè)計初步例例42 一位全加器一位全加器第第 3030 頁頁第四章 VHDL設(shè)計初步半加器真值表ABSCo0000101001101101第第 3131 頁頁第四章 VHDL設(shè)計初步方法一：根據(jù)電路原理圖LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_add

19、er1 IS PORT (a,b:IN STD_LOGIC; co,so:OUT STD_LOGIC);END h_adder1;ARCHITECTURE fh1 OF h_adder1 ISBEGINso=NOT(a XOR (NOT b);co=a AND b;END fh1;并行賦值語句并行賦值語句第第 3232 頁頁第四章 VHDL設(shè)計初步co0acobso0so第第 3333 頁頁第四章 VHDL設(shè)計初步方法二：根據(jù)真值表ARCHITECTURE fh2 OF h_adder2 ISSIGNAL sel:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINselso=

20、0;coso=1;coso=1;coso=1;coNULL;END CASE;END PROCESS;END fh2;并置操作符并置操作符完整條件語句完整條件語句第第 3434 頁頁第四章 VHDL設(shè)計初步SEL1.0DATA3.0OUTMUXSEL1.0DATA3.0OUTMUXMux04 hE -acosobMux14 h8 -第第 3535 頁頁第四章 VHDL設(shè)計初步全加器或門描述或門描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a IS PORT (a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END

21、or2a;ARCHITECTURE one OF or2a ISBEGINc=a OR b;END one;第第 3636 頁頁第四章 VHDL設(shè)計初步全加器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder IS PORT (ain,bin,cin:IN STD_LOGIC;cout,sum :OUT STD_LOGIC);END ENTITY f_adder;ARCHITECTURE fd1 OF f_adder ISCOMPONENT h_adder1PORT(a,b: IN STD_LOGIC;co,so:OUT STD_LO

22、GIC);END COMPONENT;COMPONENT or2aPORT(a,b: IN STD_LOGIC; c:OUT STD_LOGIC);END COMPONENT; 第第 3737 頁頁第四章 VHDL設(shè)計初步 SIGNAL d,e,f:STD_LOGIC;BEGIN u1: h_adder1 PORT MAP (ain,bin,d,e) ; u2: h_adder1 PORT MAP (e,cin,f,sum) ; u3: or2a PORT MAP (d,f,cout); END fd1;def第第 3838 頁頁第四章 VHDL設(shè)計初步 例例42基本語法小結(jié)基本語法小結(jié) CA

23、SE語句：語句：表達(dá)真值表表達(dá)真值表CASEISWHEN；END CASE;第第 3939 頁頁第四章 VHDL設(shè)計初步標(biāo)準(zhǔn)邏輯矢量數(shù)據(jù)類型：標(biāo)準(zhǔn)邏輯矢量數(shù)據(jù)類型： STD_LOGIC_VECTORB：OUT STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL A: STD_LOGIC_VECTOR(1 TO 4);B=“01100010”; -B(6)=?B(4 DOWNTO 1 )=“1101”; -B(3)=?A(1 TO 4 )=“1101”; -A(3)=?B(7 DOWNTO 4 )連接端口名，連接端口名，)； 第第 4141 頁頁第四章 VHDL設(shè)計初步并置操

24、作符：“ & ” a = 1 0 b(1) e(2) IF a d = 10100011” THEN 第第 4242 頁頁第四章 VHDL設(shè)計初步LIBRARY IEEE;USE IEEE.std_logic_1164.all;ENTITY cnt4_1 IS PORT(clk:IN BIT; q:BUFFER INTEGER RANGE 15 DOWNTO 0);END cnt4_1;ARCHITECTURE behave OF cnt4_1 ISBEGIN PROCESS(clk) BEGIN IF clkEVENT AND clk=1 THEN q=q+1; END IF; EN

25、D PROCESS;END behave; 取整數(shù)數(shù)據(jù)類型，為什么？取整數(shù)數(shù)據(jù)類型，為什么？整數(shù)取值范圍整數(shù)取值范圍端口信號模式取端口信號模式取BUFFER，為什么？，為什么？注意整數(shù)和位的不同表達(dá)方式！注意整數(shù)和位的不同表達(dá)方式！例例43 四位加法計數(shù)器四位加法計數(shù)器第第 4343 頁頁第四章 VHDL設(shè)計初步 定輸出信號數(shù)據(jù)類型為整數(shù)類型：定輸出信號數(shù)據(jù)類型為整數(shù)類型： INTEGER，必須定義整數(shù)取值范圍必須定義整數(shù)取值范圍， RANGE 15 DOWNTO 0 端口信號模式取緩沖型：端口信號模式取緩沖型： BUFFER 整數(shù)和位的表達(dá)方式：整數(shù)和位的表達(dá)方式： 1 + 5 ； 1；“1011” 加減算術(shù)符的適用范圍：整數(shù)加減算術(shù)符的適用范圍：整數(shù) Q = Q + 1 ;例例43基本語法小結(jié)基本語法小結(jié)第第 4444 頁頁第四章 VHDL設(shè)計初步 如何進(jìn)行四位加法計數(shù)器的設(shè)計？如何進(jìn)行四位加法計數(shù)器的設(shè)計？ 計數(shù)器由組合電路模塊和時序電路模塊構(gòu)計數(shù)器由組合電路模塊和時序電路模塊構(gòu)成：成： 加加1組合電路、鎖存器；計數(shù)時鐘其實(shí)是鎖存信號組合電路、鎖存器；計數(shù)時鐘其實(shí)是鎖存信號 BUFFER并非是一種特殊的硬件