集成電路試題庫共50頁word資料

1、半導(dǎo)體集成電路典型試題緒論1、什么叫半導(dǎo)體集成電路？【答案：】通過一系列的加工工藝，將晶體管，二極管等有源器件和電阻，電容等無源元件，按一定電路互連。集成在一塊半導(dǎo)體基片上。封裝在一個外殼內(nèi)，執(zhí)行特定的電路或系統(tǒng)功能。2、按照半導(dǎo)體集成電路的集成度來分，分為哪些類型，請同時寫出它們對應(yīng)的英文縮寫【答案：】小規(guī)模集成電路（SSI）,中規(guī)模集成電路（MSI ）,大規(guī)模集成電路（VSI）,超大規(guī)模集成電路（VLSI ）,特大規(guī)模集成電路（ULSI ）,巨大規(guī)模集成電路（GSI）3、按照器件類型分，半導(dǎo)體集成電路分為哪幾類？【答案：】雙極型（BJT）集成電路，單極型（MOS）集成電路，Bi-CMOS型

2、集成電路。4、按電路功能或信號類型分，半導(dǎo)體集成電路分為哪幾類？【答案：】數(shù)字集成電路，模擬集成電路，數(shù)模混合集成電路。5、什么是特征尺寸？它對集成電路工藝有何影響？【答案：】集成電路中半導(dǎo)體器件的最小尺寸如MOSFET的最小溝道長度。是衡量集成電路加工和設(shè)計水平的重要標(biāo)志。它的減小使得芯片集成度的直接提高。6、名詞解釋：集成度、 wafer size、die size、摩爾定律？【答案：】集成度：一個芯片上苕納的晶體管的數(shù)目J何打5 :指包含成千上百個芯片的大圓底片的直役-在Sl=e :指沒甭封裝閡單個集成電蹤，分析它的工作原摩爾定律:集成電路的芯片的集成度三年每三年提四倍而加工尺寸給小 了

3、廢.7、分析下面的電路，指出它完成的邏輯功能，說明它和一般動態(tài)組合邏輯電路的不同理?！敬鸢福骸緾LKT& 心CLKOut該電路可以完成 NAND邏輯。與一般動態(tài)組合邏輯電路相比，它增加了一個MOS管Mkp,它可以解決一般動態(tài)組合邏輯電路存在的電荷分配的問題。對于一般的動態(tài)組合邏輯電路，在評估階段，A= H B= L電荷被OUT處和A處的電荷分配，整體的閾值下降，可能導(dǎo)致OUT的輸出錯誤。該電路增加了一個 MOS管Mkp,在預(yù)充電階段，Mkp導(dǎo)通，對C點充電到Vdd。在評估階段，Mkp截至，不影響電路的正常輸出。8、延遲時間【答案：】時鐘沿與輸出端之間的延遲第1章 集成電路的基本制造工藝1、四層

4、三結(jié)的結(jié)構(gòu)的雙極型晶體管中隱埋層的作用【答案：】減小集電極串聯(lián)電阻，減小寄生PNP管的影響2、在制作晶體管的時候，襯底材料電阻率的選取對器件有何影響【答案：】電阻率過大將增大集電極串聯(lián)電阻，擴(kuò)大飽和壓降，若過小耐壓低，結(jié)電容增大，且外延時下推大3、簡單敘述一下pn結(jié)隔離的NPN晶體管的光刻步驟【答案：】第一次光刻：N +隱埋層擴(kuò)散孔光刻第二次光刻：P隔離擴(kuò)散孔光刻第三次光刻：P型基區(qū)擴(kuò)散孔光刻第四次光刻：N +發(fā)射區(qū)擴(kuò)散孔光刻第五次光刻：引線孔光刻第六次光刻：反刻鋁4、簡述硅柵p阱CMOS的光刻步驟【答案：】P阱光刻，光刻有源區(qū)，光刻多晶硅，P+區(qū)光刻，N+區(qū)光刻，光刻接觸孔，光刻鋁線5、以p

5、阱CMOS工藝為基礎(chǔ)的BiCMOS的有哪些不足【答案：】NPN晶體管電流增益小，集電極串聯(lián)電阻大，NPN管的C極只能接固定電位6、以N阱CMOS工藝為基礎(chǔ)的BiCMOS的有哪些優(yōu)缺點？并請?zhí)岢龈倪M(jìn)方法【答案：】首先NPN具有較薄的基區(qū)，提高了其性能：N阱使得NPN管C極與襯底斷開，可根據(jù)電路需要接任意電位。缺點：集電極串聯(lián)電阻還是太大，影響其雙極器件的驅(qū)動能力。改進(jìn)方法在N阱里加隱埋層，使NPN管的集電極電阻減小。提高器件的抗閂鎖效應(yīng)。7、請畫出NPN晶體管的版圖，并且標(biāo)注各層摻雜區(qū)域類型【答案：】I En Bv c8、請畫出CMOS反相器的版圖，并標(biāo)注各層摻雜類型和輸入輸出端子【答案：】第2

6、章 集成電路中的晶體管及其寄生效應(yīng)1、簡述集成雙極晶體管的有源寄生效應(yīng)在其各工作區(qū)能否忽略 【答案：】PNP管為四層三結(jié)晶體管的寄生晶體管，當(dāng)NPN晶體管工作在正向工作區(qū)時，即NPN的發(fā)射極正偏，集電極反偏，那么寄生晶體管的發(fā)射極反偏所以它就截止，對電路沒有影響。當(dāng)NPN處于反向工作區(qū)時，寄生管子工作在正向工作區(qū)，它的影響不能忽略。當(dāng) NPN工作在飽和區(qū)時寄生晶體管也 工作在正向工作區(qū)，它減小了集電極電流，使反向 NPN的發(fā)射極電流作為無用電流流向襯底。此時 寄生效應(yīng)也不能忽略2、什么是集成雙極晶體管的無源寄生效應(yīng)【答案：】在實際的集成晶體管中存在著點和存儲效應(yīng)和從晶體管有效基區(qū)晶體管要引出端

7、之間的歐姆體電 阻，他們會對晶體管的工作產(chǎn)生影響。3、什么是MOS晶體管的有源寄生效應(yīng)【答案：】MOS晶體管的有源寄生效應(yīng)是指 MOS集成電路中存在的一些不希望的寄生雙極晶體管、場區(qū)寄生MOS管和寄生PNPN （閂鎖效應(yīng)）,這些效應(yīng)對 MOS器件的工作穩(wěn)定性產(chǎn)生極大的影響。4、什么是MOS晶體管的閂鎖效應(yīng)，其對晶體管有什么影響【答案：】在單阱工藝的MOS器件中（P阱為例），由于NMOS管源與襯底組成 PN結(jié)，而PMOS管的源與襯 底也構(gòu)成一個PN結(jié)，兩個PN結(jié)串聯(lián)組成PNPN結(jié)構(gòu)，即兩個寄生三極管（NPN和PNP）, 一旦有因 素使得寄生三極管有一個微弱導(dǎo)通，兩者的正反饋使得電流積聚增加，產(chǎn)生

8、自鎖現(xiàn)象。影響：產(chǎn)生自鎖后，如果電源能提供足夠大的電流，則由于電流過大，電路將被燒毀。5、消除“Latc-up”效應(yīng)的方法【答案：】版圖設(shè)計時：為減小寄生電阻 Rs和Rw,版圖設(shè)計時采用雙阱工藝、 多增加電源和地接觸孔 數(shù)目，加粗電源線和地線，對接觸進(jìn)行合理規(guī)劃布局，減小有害的電位梯度；工藝設(shè)計時：降低寄生三極管的電流放大倍數(shù)：以 N阱CMOS為例，為降低兩晶體管的放 大倍數(shù)，有效提高抗自鎖的能力，注意擴(kuò)散濃度的控制。為減小寄生PNP管的寄生電阻Rs,可在高濃度硅上外延低濃度硅作為襯底，抑制自鎖效應(yīng)。工藝上采用深阱擴(kuò)散增加基區(qū)寬度可以有效降低 寄生NPN管的放大倍數(shù)；具體應(yīng)用時：使用時盡量避免

9、各種串?dāng)_的引入，注意輸出電流不易過大。6、如何解決MOS器件的場區(qū)寄生MOSFET效應(yīng)【答案：】在第二次光刻生成有源區(qū)時，進(jìn)行場氧生長前進(jìn)行場區(qū)離子注入，提高寄生MOSFET的閾值電壓，使其不易開啟；增加場氧生長厚度，使寄生 MOSFET的閾值電壓絕對值升高，不容易開啟。7、如何解決MOS器件中的寄生雙極晶體管效應(yīng)【答案：】（1）增大基區(qū)寬度：由工藝決定；（2）使襯底可靠接地或電源。第3章 集成電路中的無源元件1、雙極性集成電路中最常用的電阻器和MOS集成電路中常用的電阻都有哪些？【答案：】雙極性集成電路中最常用的電阻器是基區(qū)擴(kuò)散電阻MOS集成電路中常用的電阻有多晶硅電阻和用MOS管形成的電阻

10、。2、集成電路中常用的電容有哪些【答案：】反偏PN結(jié)電容和 MOS電容器3、為什么基區(qū)薄層電阻需要修正【答案：】基區(qū)薄層電阻擴(kuò)散完成后，還有多道高溫處理工序，所以雜質(zhì)會進(jìn)一步往里邊推，同時表面的硅會進(jìn)一步氧化。形成管子后，實際電阻比原來要高，所以需要修正。4、為什么新的工藝中要用銅布線取代鋁布線【答案：】長時間較的電流流過鋁條，會產(chǎn)生鋁的電遷移的現(xiàn)象，結(jié)果是連線的一端生晶須，另一端則產(chǎn)生空洞，嚴(yán)重時甚至?xí)嗔?。運(yùn)用基區(qū)擴(kuò)散電阻， 設(shè)計一個方塊電阻200歐，阻值為1K的電阻，已知耗散功率為 20W/cnf,該電阻 5、上的壓降為5V,設(shè)計此電阻?！敬鸢福骸縭（L/W）=R=1KL/W=5I=V/

11、R=1mAP=（I*I*r）/（WL）公式變形W=6.32注意：這里各單位間的關(guān)系，寬度是微米時，要求電流為毫安，功率的單位也要化成相應(yīng)的微米單位。第4章TTL電路名詞解釋 電壓傳輸特性 開門/關(guān)門電平 邏輯擺幅 過渡區(qū)寬度 輸入短路電流 輸入漏電流 靜態(tài)功 1、耗瞬態(tài)延遲時間瞬態(tài)存儲時間瞬態(tài)上升時間瞬態(tài)下降時間瞬時導(dǎo)通時間【答案：】電壓傳輸特性：指電路的輸出電壓 VO隨輸入電壓Vi變化而變化的性質(zhì)或關(guān)系（可用曲線表示，與晶體管電壓傳輸特性相似）。開門/關(guān)門電平：開門電平 Vhmin-為保證輸出為額定低電平時的最小輸入高電平（VON）;關(guān)門電平VILmax-為保證輸出為額定高電平時的最大輸入低

12、電平（VOFF）。邏輯擺幅：-輸出電平的最大變化區(qū)間，VL=VOH-VOL o過渡區(qū)寬度： 輸出不確定區(qū)域（非靜態(tài)區(qū)域）寬度， VW=VIHmin-VILmax 。輸入短H電流IIL-指電路被測輸入端接地，而其它輸入端開路時，流過接地輸入端的電流。輸入漏電流（拉電流，高電平輸入電流，輸入交叉漏電流）IIH-指電路被測輸入端接高電平，而其它輸入端接地時，流過接高電平輸入端的電流。靜態(tài)功耗-指某穩(wěn)定狀態(tài)下消耗的功率，是電源電壓與電源電流之乘積。電路有兩個穩(wěn)態(tài)，則有導(dǎo)通功耗和截止功耗）電路靜態(tài)功耗取兩者平均值）稱為平均靜態(tài)功耗。瞬態(tài)延遲時間td-從輸入電壓 Vi上跳到輸出電壓 Vo開始下降的時間間隔

13、。 Delay-延遲。瞬態(tài)下降時間tf-輸出電壓Vo從高電平VOH下降到低電平 VOL的時間間隔。Fall-下降。瞬態(tài)存儲時間ts-從輸入電壓Vi下跳到輸出電壓 Vo開始上升的時間間隔。Storage-存儲。瞬態(tài)上升時間tr-輸出電壓Vo從低電平VOL上升到高電平 VOH的時間間隔。Rise-上升。瞬態(tài)導(dǎo)通延遲時間tPHL-（實用電路）從輸入電壓上升沿中點到輸出電壓下降沿中點所需要的時間。2、分析四管標(biāo)準(zhǔn)TTL與非門（穩(wěn)態(tài)時）各管的工作狀態(tài)【答案：】當(dāng)輸入端的信號，有任何一個低電平時：Q1飽和區(qū)Q2截至區(qū)Q3飽和區(qū)Q4截至區(qū)當(dāng)輸入端的信號全部為高電平時：Q1反向區(qū)Q2飽和區(qū)Q3飽和區(qū)Q4飽和區(qū)

14、3、在四管標(biāo)準(zhǔn)與非門中，那個管子會對瞬態(tài)特性影響最大，并分析原因以及帶來那些困難【答案：】Q5管影響最大，他不但影響截至?xí)r間，還影響導(dǎo)通時間。當(dāng)輸出從低電平向高電平轉(zhuǎn)化時，要求Q5快速退出飽和區(qū)，此時如果再導(dǎo)通時舊5越大，則保和深度約大，時間就越長。當(dāng)輸出從高電平向低電平轉(zhuǎn)化時，希望Q5快速的存儲的電荷放完，此時要求 舊5盡可能的大。設(shè)計時，舊5的矛盾帶來了很大的困難。兩管與非門有哪些缺點，四管及五管與非門的結(jié)構(gòu)相對于兩管與非門在那些地方做了改善，并分析4、改善部分是如何工作的。四管和五管與非門對靜態(tài)和動態(tài)有那些方面的改進(jìn)【答案：】兩管與非門：輸出高電平低，瞬時特性差。四管與非門：輸出采用圖騰

15、柱結(jié)構(gòu)Q3-D ,由于D是多子器件，他會使 Tplh明顯下降。D還起到了點評位移作用，提高了輸出電平。五管與非門：達(dá)林頓結(jié)構(gòu)作為輸出級，Q4也起到點評位移作用，達(dá)林頓電流增益大，輸出電阻小，提高電路速度和高電平負(fù)載能力。四管和五管在瞬態(tài)中都是通過大電流減少Tplh.靜態(tài)中提高了負(fù)載能力和輸出電平。5、相對于五管與非門六管與非門的結(jié)構(gòu)在那些部分作了改善，分析改進(jìn)部分是如何工作的【答案：】六管單元用有源泄放回路 RB-RC-Q6代替了 R3由于RB的存在，使Q6比Q5晚導(dǎo)通，所以Q2發(fā)射基的電流全部流入 Q5的基極，是他們幾乎同時導(dǎo)通，改善了傳輸特性的矩形性，提高了抗干擾能力。當(dāng) Q5飽和后Q6將

16、會替它分流，限制了 Q5的飽和度提高了電路速度。在截至?xí)rQ6只能通過電阻復(fù)合掉存儲電荷，Q6比Q5晚截至，所以Q5快速退出飽和區(qū)。6、畫出四管和六管單元與非門傳輸特性曲線。并說明為什么有源泄放回路改善了傳輸特性的矩形性【答案：】由于六管單元在用了有源泄放回路，使 Q2-Q5同時導(dǎo)通，四管單元由于 Q2進(jìn)入飽和后，電阻對 Q5 的基極電流有分流作用，四管單元此時是由于 Q2進(jìn)入飽和區(qū)而Q5還未進(jìn)入飽和區(qū)BC段是所對應(yīng) 的傳輸特性曲線。所以說改善了傳輸特性的矩形性。7、四管與非門中，如果高電平過低，低電平過高，分析其原因，如與改善方法，請說出你的想法【答案：】輸出高電平偏低：VCE3和R5上的電壓

17、過大，可以通過減小 VCE3和IC3來實現(xiàn)。輸出高電平偏高：VCE5上的電壓偏高，可以通過增加 舊5來增大Q5飽和度。8、為什么TTL與非門不能直接并聯(lián)【答案：】當(dāng)電路直接并聯(lián)后，所有高電平的輸出電流全部灌入輸出低電平的管子，可能會使輸出低電平的管子燒壞。并會使數(shù)出低電平抬高，容易造成邏輯混亂。9、OC門在結(jié)構(gòu)上作了什么改進(jìn)，它為什么不會出現(xiàn)TTL與非門并聯(lián)的問題【答案：】去掉TTL門的高電平的驅(qū)動級，oc門輸出端用導(dǎo)線連接起來，接到一個公共的上拉電阻上，實施線與，此時就不會出此案大電流灌入，Q5不會使輸出低電平上升造成邏輯混亂。第5章MOS反相器請給出NMOS晶體管的閾值電壓公式，并解釋各項

18、的物理含義及其對閾值大小的影響（即各項在不同1、情況下是提高閾值還是降低閾值）第55頁【答案：】9那為了消除半導(dǎo)體和叁雇的功函數(shù)差j金屋電極相對于半導(dǎo)體所需要加的外加電壓，-般情況下，金屬均函判值比半導(dǎo)體的小力MS 一般為盤口 J2力F是并始出覬強(qiáng)反型時半導(dǎo)體表面所需的表面身，也就是跨荏空間電荷區(qū)上的電壓降口對于NMOS數(shù)值為正/義 是為了支撐半導(dǎo)體表而出現(xiàn)強(qiáng)度型所需要的體電荷所需要的外加電壓.，G義于NNOE數(shù)值相正Q 是為了把絕繪層中正電荷發(fā)出的電力魄全部吸引到金屆電極一惻所需加的外M電壓， c5對于鮑糠層中的正電荷,需要加負(fù)電壓小麒拉到平帶，一般為儻口小亙 是為了調(diào)節(jié)閾值電壓而注入的里借

19、產(chǎn)生的影響J對于NMOS,注入P型雜質(zhì)，為上直口 *2、什么是器件的亞閾值特性，對器件有什么影響【答案：】器件的亞閾值特fiE是指在分析 MOSFET時，當(dāng)Vgs0,源與襯底的 PN結(jié)反偏，耗盡層電荷增加，要維持原來的導(dǎo)電水平，必須使閾值電壓（絕對值）提高，即產(chǎn)生襯偏效應(yīng)。影響：使得PMOS閾值電壓向負(fù)方向變大，在同樣的柵源電壓和漏源電壓下其漏源電流減小。5、什么是溝道長度調(diào)制效應(yīng)，對器件有什么影響【答案：】MOS晶體管存在速度飽和效應(yīng)。器件工作時，當(dāng)漏源電壓增大時，實際的反型層溝道長度逐漸減小，即溝道長度是漏源電壓的函數(shù)，這一效應(yīng)稱為溝道長度調(diào)制效應(yīng)影響：當(dāng)漏源電壓增加時，速度飽和點在從漏端

20、向源端移動，使得漏源電流隨漏源電壓增加而增 力口，即飽和區(qū)D和S之間電流源非理想。6、為什么MOS晶體管會存在飽和區(qū)和非飽和區(qū)之分（不考慮溝道調(diào)制效應(yīng)）【答案：】晶體管開通后，其漏源電流隨著漏源電壓而變化。當(dāng)漏源電壓很小時，隨著漏源電壓的值的增大，溝道 內(nèi)電場強(qiáng)度增加，電流隨之增大，呈現(xiàn)非飽和特性；而當(dāng)漏源電壓超過一定值時，由于載流子速度飽和 （短溝道）或者溝道夾斷（長溝道），其漏源電流基本不隨漏源電壓發(fā)生變化，產(chǎn)生飽和特性。7、給出E/R反相器的電路結(jié)構(gòu)，分析其工作原理及傳輸特性，并計算 VTC曲線上的臨界電壓值【答案：】VinVT0時，MI處于截止?fàn)顟B(tài)，不產(chǎn)生任何漏極電流。隨著輸入電壓增加

21、而超過VT0時，MI開始導(dǎo)通，漏極電流不再為0,由于漏源電壓 VDS=Vout大于Vin- Vto,因而Mi初始處于飽和狀態(tài)。隨著輸入電壓增 加，漏極電流也在增加，輸出電壓Vout開始下降，最終，輸入電壓大于Vout+ Vto, Mi進(jìn)入線性工作區(qū)。在更大的輸入電壓下，輸出電壓繼續(xù)下降，Mi仍處于線性模式。傳輸特性曲線如圖示：1) VinVT0 時，Mi 截止,Vout= VOH= V DD2) V in= VOH=VDD 時，Vout=VOLMi： V GS=V in=V DDV DS=V out=V OLV DS1Ugfb-Ja+度出口口%?？诙群? 外0為使 VOL0 ,要求 KNRL

22、13) Vin=VlL 時，Mi： VGS=Vin=VlLV DS=Vout V DSV GS-V T0MI飽和導(dǎo)通IR=(V DD-V out)/RLIm=1/2 Kn (Vgs - VT0)2= 1/2 KN (Vin - VT0)2; I M=I R, X： Vin 微分，得:-1/RL(dVout/dVin)= Kn (Vin - VT0) dVout/dV in=-1VlL=Vin=V T0+1/KnRl;此時 Vout=VDD-1/2KNRL4) Vin=VlH 時，M I ： VGS=Vin=VlHV DS=V out V DSV GSL-VTLVout= VOH= V DD-V

23、TL2) Vin= VDD 時，Vout=VoLMi： V GSI=V in=V DDV DSI=Vout=VoL:V DSI V gsi -VtiMi非飽和導(dǎo)通I DSI = KNI(VGSI- VTI)V DSI- 1/2V DSI2=KNI(VDD- VTI) VOL- 1/2VOL2I dsl=1/2 K nl (Vgsl - Vtl)2= 1/2 KNL (VDD- VOL-VTL)2- I DSI = I DSLVol =gmL(VDD - VTL)/2gml為使 Vol -0 ,要求 gmL gmI113、試比較將nMOS E /E反相器的負(fù)載管改為耗盡型 nMOSFET后，傳輸

24、特性有哪些改善【答案：】1) Vin=0, Me截止Md：耗盡型負(fù)載管 Vtd V GSD - V TDMd始終飽和導(dǎo)通:V out= V OH= V DD， 改善了高電平傳輸特性2) Vin= V dd , Vout= VolMe： V GSE=Vin=VDDV DSE=Vout=VOL:VDSEVGSE-VTEMi非飽和導(dǎo)通I dse= Kne(Vgse- Vte)Vdse- 1/2VDSE2=Kne(Vdd- Vte) Vol- 1/2Vol22I dsd=1/2 K nd (V GSD - Vtd)=1/2 K ndVtd2I DSI = I DSL:VOL = VTD2 Knd/2

25、Kne(Vdd - Vte)低電平傳輸特性仍取決于兩管尺寸之比為使 Volf0 ,要求 Knd V GSN- VtNMn飽和導(dǎo)通I DSN =1/2 Kn(Vgsn - Vtn)2=1/2Kn(Vil- Vtn)2Mp： - Vgsp = Vdd - Vin= Vdd - V IL- V DSP = VDD - V out:-V DSP - V GSP fV TP)Mp非飽和導(dǎo)通I dsp= Kp (-Vgsp |Vtp|)( -V dsp)- 1/2(-V dsp)2=Kp(Vdd- Vil -|Vtp|)( Vdd - Vout) - 1/2( V dd - Vout)2- I DSN =

26、 IDSP, 對Vil微分，得：Kp (Vdd- Vil -|VTP|)(-dVout/dVin)+(-1) ( V dd - Vout)- ( Vdd - Vout) (-dV out/dV in)=K n(Vil-Vtn).dVout/dVin=-1Vil=(2Vout+V tp-Vdd+KrVtn)/(1+Kr)其中 Kr =Kn/Kp2) Vin= VIHM N： VGSN = Vin= VIHVDSN = V out:V DSN - V GSP fV TP)M p飽和導(dǎo)通I DSP =1/2 K p(-V GSP - |VTP|)2=1/2Kp(Vdd-Vih-|Vtp|)2- I

27、DSN = IDSP,對 Vih 微分，得：Kn (Vih-Vtn) (dVout/dVin)+Vout-Vout(dVout/dVin) =Kp(Vdd-Vih-|Vtp|) dVout/dV in=-1Vih=Vdd+Vtp +KR(2Vout +Vtn)/(1+Kr)其中 Kr =Kn/Kp20.解：Vin =Vm, NMOS、PMOS 均飽和導(dǎo)通2Idsn =1/2 nCox(w/L) n(vgsn - Vtn)2=1/2Kn(Vm- Vtn)2I DSP =1/2 pCox(W/L) p(-V gsp- |Vtp|)2=1/2Kp(Vdd-Vm-|Vtp|)2由 I dsn = I

28、dsp得：Vm=(V dd+Vtp+Vtn )/(1+ )其中 Kr =Kn/Kp當(dāng)工藝確定，Vdd、Vtn、Vtp、5、月均確定因而Vm取決于兩管的尺寸之比 Wn/Wp18、根據(jù)CMOS反相器的傳輸特性曲線計算 VIL和VIH【答案：】回 M 妹Mn； V(jsn = Ya 夕Mn飽和導(dǎo)通卡可建鼠Vil- Vm嚴(yán)Mp： - Vjjsp Vpp -盅=Vpp -Vmp -承力0 -近期 sn 亡 U道h- VnMh非飽而1導(dǎo)通界玲5EmVtn)Vdgit 1/2Vds十,Kh CtVm-vv-i/av /Mp： -= Vdd - y=- vihj- Vds =Vdd焉近 - Vdsp Vgsj

29、 T-VtpJ ! Mp飽和導(dǎo)通.h&rl/2 Kj-Vgsp - |VtpD2,=1耍版WpAWHpD竄1出甘=1,豺?qū)し?，?Kh四國7市）（超熾江均用（四螂蜘廠雙口%-限伊二可由（Vtr+VTT） （I+KB 其中 K艮=KWKji19、求解CMOS反相器的邏輯閾值，并說明它與哪些因素有關(guān)【答案：】Vin =Vm, NMOS、PMOS 均飽和導(dǎo)通2Idsn=1/2 NCox(w/l) n(vgsn - Vtn)2=1/2Kn(Vm- vtn)2I dsp =1/2 pCox(w/L) p(-V gsp - |Vtp|)2=1/2Kp(Vdd-Vm-|Vtp|)2由 I dsn = I

30、dsp得：Vm=(V dd+Vtp+Vtn )/(1+ ) 其中 Kr =Kn/Kp當(dāng)工藝確定，Vdd、Vtn、Vtp、mn、月均確定因而Vm取決于兩管的尺寸之比 Wn/Wp20、為什么的PMOS尺寸通常比NMOS的尺寸大【答案：】1）電子遷移率較大，是空穴遷移率的兩倍，即心=2，。2）根據(jù)邏輯閾值與晶體管尺寸的關(guān)系VM8WP/WN,在VM較大的取值范圍中， WP WNO考慮一個具有如下參數(shù)的CMOS反相器電路:VDD=3.3V VTN=0.6V VTP=-0.7V KN =200uA/V221、Kp=80uA/V2計算電路的噪聲容限?！敬鸢福骸縆r=Kn/Kp=2.5CMOS 反相器的 Vo

31、l=0V, voh=v dd=3.3VVlL=(2Vout+VTP-VDD+KRVTN)/(1+K r)=0.57V out-0.71Vin = VIL 時，有 1/2KN(VIL- Vtn)2=kp(VDD- VIL -|VTP|)( VDD - Vout) - 1/2( VDD - Vout)20.66 Vout2+0.05 Vout -6.65=0解得：Vout =3.14V Vil=1.08VVih=Vdd+Vtp +KR(2Vout +Vtn)/(1+Kr)=1.43 Vout+1.17Vin = Vih 時，有 Kn(Vih- Vtn) Vout- 1/2 Vout2=1/2K p

32、(Vdd-Vih-|Vtp|)22.61V out2+6.94Vout-2.04=0解得：Vout=0.27VVih=1.55V二 V NML=V IL-V ol=1.08VVnmh=Voh-Vih=1.75V采用 0.35um 工藝的 CMOS 反相器，相關(guān)參數(shù)如下：VDD=3.3V NMOS : VTN=0.6V gNCOX =60uA/V222、(W/L)N=8 PMOS : VTP=- 0.7V g pCOX =25uA/V2 (W/L)P=12 求電路的噪聲容限及邏輯閾值【答案：】KR= NCOX(W/L) n/ 網(wǎng)Cox (W/L) p=1.6對于 CMOS 反相器而言，Vol=0

33、V, Voh=V dd=3.3VV IL =(2Vout+VTP-V DD+KRVTN)/(1+K R)=0.77Vout-1.17當(dāng)Vin = Vil時，NMOS飽和導(dǎo)通，PMOS非飽和導(dǎo)通由 1 DSN = 1 DSP 得：1/2Kn(Vil- Vtn)2=Kp(Vdd- Vil -|Vtp|)( Vdd - Vout) - 1/2( V dd - Vout)22.04 Vout2+8.30 Vout -44.90=0解得：Vout =3.077V Vil=1.2V同理，Vih=Vdd+Vtp +KR(2Vout+VTN)/(1+Kr)=1.23 Vou+1.37當(dāng)Vin = Vih時，P

34、MOS飽和導(dǎo)通，NMOS非飽和導(dǎo)通由 I DSN = I DSP 得：Kn(Vih- Vtn) Vout- 1/2 Vout2=1/2Kp(Vdd-Vih-|Vtp|)25.53V out2+24.62V out-6.15=0解得：Vout=0.24V：Vih=1.66V:該CMOS反相器的噪聲容限：Vnml=Vil-Vol=1.2VVnmh=V oh-V ih=1.64V邃輯闞佰：辰 Ml十匹掰明設(shè)計一個 CMOS 反相器，NMOS : VTN=0.6V g NCOX=60uA/V2 PMOS : VTP=-0.7V r PCOX=25uA/V2 電23、源電壓為3.3V , LN=LP=0

35、.8um 1 )求VM=1.4V 時的 WN/WP。 2)此CMOS反相器制作工藝允許 VTN、VTP的值在標(biāo)稱值有正負(fù)15%的變化，假定其他參數(shù)仍為標(biāo)稱值，求 VM的上下限。【答案：11)V*伊m+ViF/卡胡 阿 VU+際 W解得：匕口。5EP 2.25=(5OWh/25Wp /.WHXWp= 0 9375#2)V3H . 在標(biāo)稱值有正負(fù)15%的變化則3=05遍心的加刃和皿小“右可加切如瓜麗代叫電1封呼即蚊后和+鬧尸1加相Vmf兔城如您以歷7 xi+/t.編的24、舉例說明什么是有比反相器和無比反相器【答案：】有比反相器在輸出低電平時，驅(qū)動管和負(fù)載管同時導(dǎo)通，其輸出低電平由驅(qū)動管導(dǎo)通電阻和

36、負(fù)載管導(dǎo)通 電阻的分壓決定。為保持足夠低的低電平，兩個等效電阻應(yīng)保持一定的比值。當(dāng)驅(qū)動管為增強(qiáng)型N溝MOSFET ,負(fù)載管為電阻或增強(qiáng)型 MOSFET或耗盡型 MOSFET時，即E/R反相器、E/E反相器、E/D 反相器屬于有比反相器。而無比反相器在輸出低電平時，只有驅(qū)動管導(dǎo)通，負(fù)載管是截止的，理想情況下，輸出低電平為0。當(dāng)驅(qū)動管為增強(qiáng)型 N溝MOSFET,負(fù)載管為P溝MOSFET時，即CMOS反相器即屬于無比反相器， 具有 理想的輸入低電平0。25、以CMOS反相器為例，說明什么是靜態(tài)功耗和動態(tài)功耗【答案：】對于CMOS反相器，靜態(tài)功耗是指當(dāng)輸入為 0或Vdd時，NMOS和PMOS總是一個導(dǎo)

37、通、一個截止,沒有從Vdd到Vss的直流通路，也沒有電流流入柵極，功耗幾乎為0。在圖中標(biāo)注出上升時間 tr、下降時間tf、導(dǎo)通延遲時間、截止延遲時間，給出延遲時間tpd的定義。若希望 tr=tf,求 WN/WP【答案：】圖中，導(dǎo)通延遲時間為tPHL,截止延遲時間為tPLH26、延遲時間 tpd=(tPHL+tPLH)/2上升時間 tr=2CL/KNVDDKN= gNCOX(W/L) N下降時間tf =2Cl/KpVddKp= gpCox(W/L) p若希望tr=tf,則要求Wp=2Wn第6章CMOS靜態(tài)邏輯門1、畫出F=AB的CMOS組合邏輯門電路Bu77772、用CMOS組合邏輯實現(xiàn)全加器電

38、路【答案：】全加器的求和輸出 Sum和進(jìn)位信號Carry表示為三個輸入信號 A、B、C的函數(shù):Sum=A B C=Carry(A+B+C)+ABCCarry=(A+B)C+AB3、畫出F=的CMOS組合邏輯門電路，并計算該復(fù)合邏輯門的驅(qū)動能力【答案：】標(biāo)準(zhǔn)反相器的導(dǎo)電因子為K肝K”邏輯門KmK版Kmj =Kh降1=0=%=%=&*口 AECM 時上鼓管困篝效導(dǎo)電因孑&衍KPv口 3以、B. C、D中有一個為1時，上拉管的等效導(dǎo)電因子取斑=2口將2 中看一個為IRC, D中有一個為1酎,上拉管的等效導(dǎo)電因子K=KP4, 日)ABCD=1時，下拉管的等效導(dǎo)電因子&*氏八5)由CD中有一個為I時，下

39、拉管的等效導(dǎo)電因子軍麗班/總小 在最盛的工作條件下即3 3 5 )/應(yīng)使K-Km72-KHj K-Kp72-K產(chǎn)將即戶W以助口二 Wp/VljH U / M 625，要求P管的尺寸盅N管大工5倍以上.中4、簡述CMOS靜態(tài)邏輯門功耗的構(gòu)成【答案：】CMOS靜態(tài)邏輯門的功耗包括靜態(tài)功耗和動態(tài)功耗。靜態(tài)功耗幾乎為0。但對于深亞微米器件， 存在泄漏電流引起的功耗，此泄漏電流包括柵極漏電流、亞閾值漏電流及漏極擴(kuò)散結(jié)漏電流。動態(tài)功耗包括短路電流功耗，即切換電源時地線間的短路電流功耗和瞬態(tài)功耗，即電容充放電引起的功 耗兩部分。5、降低電路的功耗有哪些方法【答案：】電路的功耗主要由動態(tài)功耗決定，而動態(tài)功耗取

40、決于負(fù)載電容、電源電壓和時鐘頻率，所以減少負(fù)載電容，降低電源電壓，降低開關(guān)活動性是有效降低電路功耗的方法。6、比較當(dāng)FO=1時，下列兩種8輸入的AND門，那種組合邏輯速度更快【答案：】1=(8 0+10/3 cr)+ ( io + icr)=9 0+13/3 cr2= ( 4 何 +2 RR) + ( 2 何 +5/3 CR) =6 何 +11/3 CR因而第二種組合邏輯速度更快。第7章傳輸門邏輯填空題寫出傳輸門電路主要的三種類型和他們的缺點：(1),缺點：；(2),缺點：；(3),缺1、點：?！敬鸢福篘MOS傳輸門，不能正確傳輸高電平，PMOS傳輸門，不能正確傳輸?shù)碗娖剑珻MOS傳輸門，電路

41、規(guī)模較大?！?、傳輸門邏輯電路的振幅會由于減小，信號的 也較復(fù)雜，在多段接續(xù)時，一般要插入 ?！敬鸢福洪撝祿p失，傳輸延遲，反相器。 】3、一般的說，傳輸門邏輯電路適合邏輯的電路。比如常用的 和。【答案：異或，加法器，多路選擇器】 解答題1、分析下面?zhèn)鬏旈T電路的邏輯功能，并說明方塊標(biāo)明的MOS管的作用【答案：】根據(jù)真值表可知，電路實現(xiàn)的是 OUT=AB的與門邏輯，方塊標(biāo)明的 MOS管起到了電荷保持電路的 功能。根據(jù)下面的電路回答問題：分析電路，說明電路的B區(qū)域完成的是什么功能，設(shè)計該部分電路是為了解決NMOS傳輸門電路的什么問題?【答案：】2、當(dāng)傳輸高電平時，節(jié)點 n1電位升高，當(dāng)電位大于反向器

42、IV1的邏輯閾值時，反向器輸出低電平，此低電平加在P1管上，P1管導(dǎo)通，n1的電位可以上升到 VDD。當(dāng)傳輸?shù)碗娖綍r，節(jié)點 n1電位較低， 當(dāng)電位小于反向器IV1的邏輯閾值時，反向器輸出高電平，此高電平加在P1管上，P1管截止，n1的電位保持傳輸來的低電平。說明B部分電路具有電荷保持電路的功能。設(shè)計該部分電路是為了解決NMOS傳輸門電路由于閾值電壓不能正確傳輸高電平的問題。假定反向器在理想的 VDD/2時轉(zhuǎn)換，忽略溝道長度調(diào)制和寄生效應(yīng)，根據(jù)下面的傳輸門電路原理圖3、回答問題。（1）電路的功能是什么？（2）說明電路的靜態(tài)功耗是否為零，并解釋原因?！敬鸢福骸?1) 這個電路是一個 NAND 門(

43、2)當(dāng)A=B= Vdd,在節(jié)點x的電壓為 Vx=VDD-Vto這引起在傳輸晶體管驅(qū)動的反向器的靜態(tài)功耗。4、分析比較下面2種電路結(jié)構(gòu)，說明圖1的工作原理，介紹它和圖2所示電路的相同點和不同點?！敬鸢福骸繄D1圖S作為控制電壓，由柵極輸入。當(dāng) S為高電平時，Ii可以正常傳輸，而I2不能穿過MOS單元。反之, 當(dāng)S為低電平時，I2可以正常傳輸，而Ii不能。由此可以看出，圖1電路完成的是2輸入選擇器的功能。圖1和圖2都可以完成2輸入選擇器的功能。圖1需要7個晶體管單元，而圖2需要14個晶體管 單元。圖1采用傳輸門結(jié)構(gòu)明顯縮小了電路的規(guī)模。根據(jù)下面的電路回答問題。已知電路B點的輸入電壓為2.5V, C點

44、的輸入電壓為0V。當(dāng)A點的輸5、入電壓如圖a時，畫出X點和OUT點的波形，并以此說明 NMOS和PMOS傳輸門的特點。X克的輸出波形QUT點的輸出波形由此可以看出，NMOS傳輸門電路不能正確傳輸高電平，PMOS傳輸門電路不能正確傳輸?shù)碗娖健?、寫出邏輯表達(dá)式C=A B的真值表，并根據(jù)真值表畫出基于傳輸門的電路原理圖【答案：】8、【答案：】cOUT相同的電路結(jié)構(gòu)，輸入信號不同時，構(gòu)成不同的邏輯功能。以下電路在不同的輸入下可以完成不同7、的邏輯功能，寫出它們的真值表，判斷實現(xiàn)的邏輯功能?！敬鸢福骸縄B圖1完成的是異或邏輯，圖2完成的是同或邏輯。分析下面的電路，根據(jù)真值表，判斷電路實現(xiàn)的邏輯功能。根

45、據(jù)真值表分析可知，電路實現(xiàn)的是OUT=ABC的功能。第8章動態(tài)邏輯電路對于一般的動態(tài)邏輯電路，邏輯部分由輸出低電平的網(wǎng)組成，輸出信號與電源之間插入了柵控制極為1、時鐘信號的，邏輯網(wǎng)與地之間插入了柵控制極為時鐘信號的?！敬鸢福篘MOS, PMOS, NOMS 2、對于一個級聯(lián)的多米諾邏輯電路，在評估階段：對PDN網(wǎng)只允許有 跳變，對PUN網(wǎng)只允許有 跳變,PDN與PDN相連或PUN與PUN相連時中間應(yīng)接入【答案：j 1 -口 質(zhì)相器”】解答題從邏輯功能，電路規(guī)模，速度 3方面分析下面2電路的相同點和不同點。從而說明 CMOS動態(tài)組合邏1、輯電路的特點。【答案：】圖A是CMOS靜態(tài)邏輯電路。圖B是CMOS動態(tài)邏輯電路。2電路完成的均是 NAND的邏輯功能。圖B的邏輯部分電路使用了 2個MOS管，圖A使用了 4個MOS管，由此可以看出動態(tài)組合邏輯電路 的規(guī)模為靜態(tài)電路的一半。圖 B的邏輯功能部分全部使用 NMOS管，圖A即使用NMO