16位超前進(jìn)位加法器的verilog實(shí)現(xiàn)

1、Harbin Institute of Technologyveri l og實(shí)驗(yàn)報(bào)告(1)設(shè)計(jì)題目：16 位超前進(jìn)位加法器班 級(jí)：姓 名：學(xué) 號(hào)：工業(yè)大學(xué)2021年6月功能描述加 法 運(yùn) 算 是 最 根 本 的 運(yùn) 算 ，所 有 其 他 根 本 算 術(shù) 運(yùn) 算 都 是 以 加 法 運(yùn) 算為根 底 。但 因 為加 法運(yùn) 算存 在進(jìn) 位問(wèn) 題 ，使得 某一 位計(jì) 算結(jié) 果 的得 出和所有低于它的位相關(guān)，因 此，為了減少進(jìn)位傳輸所耗的時(shí)間，提 高計(jì)算速度，我 們可以采用超前進(jìn)位加法器，它是利用輸入信號(hào)來(lái)預(yù) 先產(chǎn)生高位進(jìn)位信號(hào)，從而減少進(jìn)位從低位到高位的傳遞時(shí)間。 超前進(jìn)位加法器，不 同于串行進(jìn)位加

2、法器，對(duì)于每一位的結(jié)果是否有 進(jìn) 位 ，不 需 要 等 前 一 位 的 進(jìn) 位 結(jié) 果 計(jì) 算 出 來(lái) ，而 是 只 要 輸 入 A， B 到 來(lái)就可 以經(jīng) 過(guò)一 些列 的 邏輯 運(yùn)算 同時(shí) 計(jì)算 出各 位是 否有 進(jìn)位 。理 論上 講無(wú)論 多少 位的 加法 器 都可 以設(shè) 計(jì)成 為超 前進(jìn) 位加 法器 ，但是 當(dāng) 位數(shù) 很大的時(shí)候，超 前進(jìn)位加法器的邏輯會(huì)變得異常復(fù)雜，而失去了使用 的意義，所以大多數(shù)超前進(jìn)位加法器做到 4 位，而多于 4 位的要求， 就用多個(gè)超前進(jìn)位加法器級(jí)聯(lián)實(shí)現(xiàn)，所以本設(shè)計(jì)要進(jìn)展 16 位的加法 運(yùn)算，我們可 以將其分 成四組，組 采用超 前進(jìn)位，組間 采用 串行 進(jìn) 位

3、， 既提高了運(yùn)算速度，又不至于采用過(guò)多的門(mén)數(shù)。二、設(shè)計(jì)方案1設(shè)計(jì)原理首 先 做 兩 個(gè) 傳 遞 函 數(shù) ； 進(jìn) 位 產(chǎn) 生 函 數(shù) Gi 和 進(jìn) 位 傳 送 函 數(shù)Gi=Ai BiPi=AiABi當(dāng) Gi=1 時(shí)會(huì)產(chǎn)生進(jìn)位，而當(dāng) Pi=1 時(shí)會(huì)使進(jìn)位輸入 傳到輸出。 根據(jù)全 加器 原理 ，第 i 位的 進(jìn)位 與和 的輸 出可 表示 為Ci =Gi +Pi Ci - 1Si =Pi ACi - 1 由此可得各位的進(jìn)位輸出表達(dá)式 C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3G2+P3P2G1+P3P2P1C0C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P

4、2P1C0這樣經(jīng) 過(guò)函 數(shù) Pi 和函 數(shù) Qi 產(chǎn)生一級(jí) 時(shí)間延遲 ，經(jīng)過(guò) 計(jì)算 C 產(chǎn)生 一級(jí) 時(shí)延遲 ，那 么 A，B 輸 入一 旦產(chǎn) 生即 可 算出 結(jié)果 。2設(shè)計(jì)思路進(jìn) 展 16 位 超 前 進(jìn) 位 加 法 器 設(shè) 計(jì) 時(shí) 由 于 位 數(shù) 太 多 如 果 采 用 全 部 超 前 進(jìn) 位那么 電路 的邏 輯結(jié) 構(gòu) 極其 復(fù)雜 并且 電路 的規(guī) 模會(huì) 很大 可以 考慮用 4 個(gè) 4 位 超 前 進(jìn) 位 加 法 器 來(lái) 實(shí) 現(xiàn) 16 位 超 前 進(jìn) 位 加 法 器 的 設(shè) 計(jì) 。三、關(guān)鍵代碼1. 首先我 們進(jìn) 展四 位超 前進(jìn)位 加法器的 設(shè)計(jì)，由 設(shè)計(jì)方案 中所述的 算 法 ，定 義 一

5、 個(gè) 名 為 fulladder4的 模 塊 ，該 模 塊 中 的 關(guān) 鍵 代 碼 如下：assignpO=aOFbO,p1=a1Ab1, p2=a2Fb2,p3=a3Fb3;assigng0=a0&b0,g1=a1&b1, g2=a2&b2,g3=a3&b3;assignc1=g0|(p0&c_in),c2=g1|(p1&g0)|(p1&p0&g0)|(p2&p1&p0&c_in), c3=g2|(p2&g1)|(p2&p1&g0)|(p3&p2&p1&p0

6、&c_in),c4=g3|(p3&g2)|(p3&p2&g1)|(p3&p2&p1&g0)|(p3&p2&p1&p0&c_in);assig n sum0=p0Ac_i n.sum1=p1Ac1,sum2=p2Ac2,sum3=p3Ac3;assign c_out=c4;2. 我們定義名為 fulladder16 的 16 位超 前進(jìn)位 加法 器，主 要是通 過(guò)例 化四 位超前進(jìn)位加法器得到，關(guān)鍵代碼如下：fulladder4 i1(sum3:0,c3,a3:0,b3:0,c_in);fulladder4

7、i2(sum7:4,c7,a7:4,b7:4,c3);fulladder4 i3(sum11:8,c11,a11:8,b11:8,c7);fulladder4 i4(sum15:12,c15,a15:12,b15:12,c11);assign c_out=c15;3. 編寫(xiě)測(cè)試腳本文件，由 于我們不可能將所有可能的輸入一一列舉，但 是我 們可以輸入一些 具有 代表性的數(shù)據(jù) ，例如 我們可 以讓每四位數(shù) 產(chǎn)生級(jí)間進(jìn) 位，觀察結(jié)果是否正確，鼓勵(lì)文件關(guān)鍵代碼：initialbegina=5;b=4;c_in=0;#5 a=2;b=6;c_in=1;#5 a=4'b1101;b=4'b

8、0011;c_in=0;#5 a=8'b1101_0011;b=8'b0110_0001;c_in=1;#5 a=12'b0101_1100_0101;b=12'b1100_0000_0101;c_in=0;#5a=16'b1011_0001_1100_1010;b=16'b1100_0000_0011_0000;c_in=1;end四、仿真與驗(yàn)證通過(guò)modelsim進(jìn)展仿真，仿真時(shí)間設(shè)為30ps，波形圖結(jié)果如下，從數(shù)據(jù)我們可知該系統(tǒng)實(shí)現(xiàn)了功能。仿真結(jié)果：Oa=OO1O1,b=OO1OO,c_i n=0sum=01001,c_out=05a=OO

9、O1O,b=OO11O,c_i n=1sum=01001,c_out=010a=01101,b=00011,c_i n=0sum=10000,c_out=015a=10011,b=00001,c_i n=1sum=10101,c_out=020a=00101,b=00101,c_i n=0sum=01010,c_out=025a=01010,b=10000,c_i n=1sum=11011,c_out=1仿真波形圖如下：zicmocnoaujcmo111011Stl妙他湖?njp】 WlQQQQi 預(yù):工匚麗 I；門(mén)：疋門(mén):IQK.W 九曲漁兀由巾；丄丄 口山LunJJQU1UIQ1DMJ孩血

10、泗：3二加二loceoHojoapi 口皿注他皿口巾叩* il兀ooikd：.DDOO從該圖中可以更直觀地驗(yàn)證結(jié)果五、結(jié)論通過(guò)對(duì)16位超前進(jìn)位加法器進(jìn)展功能仿真，本設(shè)計(jì)到達(dá)了預(yù)定設(shè)計(jì)的目的， 實(shí)現(xiàn)了利用verilog語(yǔ)言設(shè)計(jì)16位超前進(jìn)位加法器這樣一個(gè)簡(jiǎn)單的數(shù)字電路， 但在驗(yàn)證時(shí)，我們只是測(cè)試觀察了有限的輸入，因此可靠性不強(qiáng)。更加可靠的驗(yàn) 證方法有待于進(jìn)一步的研究。附錄116位超前進(jìn)位加法器的verilog代碼:module fulladder16(sum,c_out,a,b,c_ in); output 15:0 sum;output c_out;input 15:0 a,b;input c

11、_in;wire c3,c7,c11,c15;fulladder4 i1(sum3:0,c3,a3:0,b3:0,c_in);fulladder4 i2(sum7:4,c7,a7:4,b7:4,c3);fulladder4 i3(sum11:8,c11,a11:8,b11:8,c7);fulladder4 i4(sum15:12,c15,a15:12,b15:12,c11); assign c_out=c15;endmodulemodule fulladder4(sum,c_out,a,b,c_in);output 3:0 sum;output c_out;input 3:0 a,b;inpu

12、t c_in;wire p0,g0,p1,g1,p2,g2,p3,g3;wire c1,c2,c3,c4;assig n p0=a0Ab0,p仁 a1Fb1, p2=a2Ab2, p3=a3Ab3;assign g0=a0&b0,g1=a1&b1,g2=a2&b2,g3=a3&b3;assign c1=g0|(p0&c_in),c2=g1|(p1&g0)|(p1&p0&g0)|(p2&p1&p0&c_in),c3=g2|(p2&g1)|(p2&p1&g0)|(p3&p2&am

13、p;p1&p0&c_in),c4=g3|(p3&g2)|(p3&p2&g1)|(p3&p2&p1&g0)|(p3&p2&p1&p0&c_in);assig n sum0=p0Ac_ in,sum1=p1Ac1,sum2=p2Ac2,sum3=p3Ac3;assign c_out=c4;endmodule附錄 2鼓勵(lì)塊代碼如下：module top;reg15:0 a,b;reg c_in;wire15:0 sum;wire c_out;fulladder16 adder(.sum(sum),.c_out(c_out),.a(a),.b(b),.c_in(c_in);initial begina=5;b=4;c_in=0;#5 a=2;b=6;c_in=1;#5 a=4'b1101;b=