時序電路設計-101序列檢測器

1、數(shù)字邏輯設計及應用課程設計報告姓 名： 雷 蕾 學 號：2010012030036 選課號： 設計題號： 5 一設計題目：設計101序列檢測器二設計要求要求使用狀態(tài)機設計一個序列檢測器，檢測輸入數(shù)據(jù)，當輸入中出現(xiàn)101時，輸出1，否則輸出為0。不進行重復判斷，即當出現(xiàn)10101時，輸出為00100判斷的具體流程如下：1. 電路復位，進入狀態(tài)S0，等待輸入2. S0狀態(tài)下：如果輸入為0，則停留在S0，如果輸入為1，則跳轉到S13. S1狀態(tài)下：如果輸入為0，則跳轉到S2，如果輸入為1，則停留在S14. S2狀態(tài)下：如果輸入為1，則輸出1，并跳轉到S0，如果輸入為0，則輸出0，并跳轉到S0檢測器電

2、路實現(xiàn)：時鐘信號，1 bit輸入待判斷信號，1bit輸出判斷結果。三設計過程1.設計方案：通過使用ISE編寫verilog語言，實現(xiàn)以下過程： 1 01 00 0 1 s0 s1 10 0 0/1 s3 只有當s3接收到的輸入信號為1的時候，輸出才會為1，其余時候輸出都為0.2. 設計程序：模塊文件：timescale 10ns/1ns/ Company: / Engineer: / / Create Date: 21:02:40 06/06/2012 / Design Name: / Module Name: abcd / Project Name: / Target Devices: /

3、Tool versions: / Description: / Dependencies: / Revision: / Revision 0.01 - File Created/ Additional Comments: /module abcd( input reset, input clk, input ipt, output reg result );parameter 1:0 s0 = 2'b00, s1 = 2'b01, s2 = 2'b10;reg1:0 state;always (posedge clk)beginif(reset)beginstate&l

4、t;=s0;result<=0;endelsebegincase(state)s0:beginif(ipt=0)beginstate<=s0;result<=0;endelsebeginstate<=s1;result<=0;endends1:beginif(ipt=0)beginstate<=s2;result<=0;endelsebeginstate<=s1;result<=0;endends2:beginif(ipt=0)beginstate<=s0;result<=0;endelsebeginstate<=s0;r

5、esult<=1;endenddefault:beginstate<=s0;result<=0;endendcaseendendendmodule測試文件：timescale 10ns / 1ps/ Company: / Engineer:/ Create Date: 23:05:50 06/06/2012/ Design Name: test_detector/ Module Name: D:/TDDOWNLOAD/fortwo2/haha.v/ Project Name: fortwo2/ Target Device: / Tool versions: / Descrip

6、tion: / Verilog Test Fixture created by ISE for module: test_detector/ Dependencies:/ / Revision:/ Revision 0.01 - File Created/ Additional Comments:/ /module haha;module test_detector();reg clk;reg reset;reg ipt;wire result;reg20:0 indata=20'b101001110011011110110;integer i;initial clk=1;always

7、 #1 clk=clk;initialbeginreset=1;ipt=0;#4reset=0;for(i=0;i<21;i=i+1)beginipt=indatai;#2;end#10$stop;endabcd detector_instance(.clk(clk),.reset(reset),.ipt(ipt),.result(result);endmodule3. 仿真結果4 設計結論(包括：設計結果分析、設計中遇到的問題、設計心得和體會等)1. 設計結果分析：以時鐘信號的一個周期為基準，有仿真結果可看出，當輸入（ipt）為連續(xù)的一個周期高一個周期的低一個周期的高（即101）時，輸出（result）為高。與設計要求一致，達到了檢測101的目的。2. 設計中遇到的問題：（1） .由于之前沒有接觸過verilog，所以就算明白原理也感覺無從下手。（2） .在verilog語言寫好了之后，做不到仿真。結果將程序模塊化了之后，又分別放在了兩個文件里面，便能夠做仿真了。 3. 設計心得和體會：（1） .從一點