基于FPGA多功能波形發(fā)生器的設(shè)計(jì)

1、 本科生畢業(yè)設(shè)計(jì)本科生畢業(yè)設(shè)計(jì)（論文）（論文）中文題目：中文題目：基于 FPGA 多功能波形發(fā)生器的設(shè)計(jì) Design Of FPGA-based Digital Signal Generator 基于 FPGA 多功能波形發(fā)生器的設(shè)計(jì)摘 要本文所設(shè)計(jì)內(nèi)容就是以 FPGA 為平臺(tái)用 VHDL 語(yǔ)言設(shè)計(jì)多種波形系統(tǒng)來(lái)實(shí)現(xiàn)數(shù)字信號(hào)發(fā)生器的設(shè)計(jì)，F(xiàn)PGA 嚴(yán)密性高，功能消耗較低，所占空間小，更可靠等特點(diǎn)，設(shè)計(jì)的時(shí)候可不必過(guò)于考慮硬件連接；本設(shè)計(jì)中采用 VHDL 語(yǔ)言進(jìn)行系統(tǒng)描述，使數(shù)字信號(hào)發(fā)生器能產(chǎn)生正弦波、三角波、方波、等獨(dú)立波形，而且對(duì)所產(chǎn)生的各種波形的頻率及幅度的調(diào)節(jié)更為方便,還可用 AD 與

2、低通實(shí)現(xiàn)數(shù)字電路到模擬電路的的轉(zhuǎn)換。 關(guān)鍵詞：多種波形發(fā)生器；FPGA；VHDL; QuartusAbstractDigital signal transmitter as a test facility is an important part of information processing system. In the production of a wide range of application of life. This content is designed by Altera, based on FPGA design of digital signal generator

3、, FPGA has a high density, low power consumption, small size, high reliability, cannot have too much to consider wher designing specific hardware connection; the design of the application of VHDL hardware description language to describe, so that the digital signal generator can produce sine, square

4、, triangle, sawtooth waveforms of three independent,and is able to produce four waveforms by the frequency and amplitude adjustment. AD and low pass filter realize the change between digital electricity and simulative electricity.Key words： Digital Waveform Generator; FPGA；VHDL; Quartus目目 錄錄聲明.I摘 要.

5、IIABSTRACT.III1.1 引言 .11.2 背景與意義 .11.3 國(guó)內(nèi)發(fā)展?fàn)顩r.22 設(shè)計(jì)要求.23.3 按鍵控制模塊.23.4 顯示模塊.34 設(shè)計(jì)原理 .34.1 單片機(jī)模塊.34.1.1 單片機(jī)介紹.34.1.2 單片機(jī)外圍電路介紹 .54.2 D/A 模塊 .64.2.1 D/A 電路簡(jiǎn)介.64.2.2 DAC0832 及其外圍電路.64.2.3 D/A 轉(zhuǎn)換的計(jì)算 .84.3 LED 數(shù)碼管顯示模塊 .104.3.1 數(shù)碼管顯示簡(jiǎn)介 .104.3.2 數(shù)碼管編碼表 .114.4 直流電源.124.4.1 直流供電電源制作原理.124.4.2 輸出電源工作原理 .135 軟

6、件部分 .145.1 開(kāi)發(fā)工具介紹.145.2 程序框圖:.156 仿真結(jié)果數(shù)據(jù)分析 .157 結(jié)束語(yǔ) .16參考文獻(xiàn) .17附錄一：電路圖 .18附錄二：源程序 .191.11.1 引言引言 隨著科技的發(fā)展，在計(jì)算機(jī)技術(shù)的推動(dòng)下，電子技術(shù)獲得飛快的發(fā)展，現(xiàn)代電子產(chǎn)品幾乎滲透到社會(huì)的各個(gè)領(lǐng)域，有力地推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化得程度的提高。在數(shù)字化道路上，我國(guó)的電子技術(shù)亦經(jīng)歷了一系列重大的變革，電子技術(shù)發(fā)展的根基是微電子技術(shù)的進(jìn)步，它體現(xiàn)在大規(guī)模集成電路的加工術(shù)，現(xiàn)在廣泛地應(yīng)用微控制器或單片機(jī)，這是在電子系統(tǒng)設(shè)計(jì)里發(fā)生的具有里程碑意義般的飛躍。在可編程芯片 CPLD(復(fù)雜可編程邏輯器件)

7、和 FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)上實(shí)現(xiàn)電子系統(tǒng)的設(shè)計(jì)，必將成為今后電子系統(tǒng)設(shè)計(jì)的一個(gè)發(fā)展方向。所以電子設(shè)計(jì)技術(shù)發(fā)展到今天，又將面臨另一次更大意義的突破，即 CPLDFPGA 在EDA(電子設(shè)計(jì)自動(dòng)化)基礎(chǔ)上的廣泛應(yīng)用。本設(shè)計(jì)將采用基于 VHDL 的 EDA 設(shè)計(jì)來(lái)實(shí)現(xiàn)波形發(fā)生器的各種功能。1.21.2 背景與意義背景與意義在電子技術(shù)領(lǐng)域里，經(jīng)常會(huì)用到波形、頻率、幅度都可調(diào)的電信號(hào)，而用來(lái)產(chǎn)生這種電信號(hào)的電子儀器就是信號(hào)發(fā)生器。信號(hào)發(fā)生器是種常用的信號(hào)源，常常運(yùn)用在科學(xué)研究和生產(chǎn)實(shí)踐及教學(xué)試驗(yàn)領(lǐng)域。在通信系統(tǒng)的科研實(shí)驗(yàn)中，經(jīng)常需要用到不同頻率和幅度的信號(hào)，例如正弦波、三角波、鋸齒波、反鋸齒波、梯

8、形波、方波、階梯波等等。信號(hào)發(fā)生器是最普通，最基本，運(yùn)用最廣泛的電子儀器，傳統(tǒng)的波形發(fā)生器一般采用的是模擬分立元件來(lái)實(shí)現(xiàn)，產(chǎn)生的波形種類(lèi)會(huì)受到電路硬件的限制，而且體積較大，靈活性和穩(wěn)定性也差。而以數(shù)字技術(shù)為基礎(chǔ)的數(shù)字信號(hào)發(fā)生器，性能指標(biāo)很好?，F(xiàn)場(chǎng)可編程門(mén)陣列器件的容量大、運(yùn)算速度極快、現(xiàn)場(chǎng)可編程，廣泛地應(yīng)用到實(shí)際系統(tǒng)中。隨著電子系統(tǒng)的發(fā)展，數(shù)字信號(hào)發(fā)生器的應(yīng)用將會(huì)越來(lái)越廣泛也會(huì)成為模擬復(fù)雜信號(hào)標(biāo)準(zhǔn)。能夠產(chǎn)生測(cè)試信號(hào)的儀器，統(tǒng)稱(chēng)為信號(hào)源，它用于產(chǎn)生被測(cè)電路需要特定參數(shù)的電測(cè)試信號(hào)。信號(hào)源可以根據(jù)用戶(hù)對(duì)其波形的命令來(lái)產(chǎn)生信號(hào)。信號(hào)源給被測(cè)電路提供所需的已知信號(hào)，然后對(duì)其它儀表進(jìn)行測(cè)量的參數(shù)。信號(hào)源

9、有很多種分類(lèi)，其中一，可分為混和信號(hào)源和邏輯信號(hào)源兩種。其中混和信號(hào)源主要輸出的是模擬波形，邏輯信號(hào)源輸出的是數(shù)字碼形。混和信號(hào)源還可分為函數(shù)信號(hào)發(fā)生器、函數(shù)發(fā)生器，函數(shù)信號(hào)發(fā)生器輸出標(biāo)準(zhǔn)波形，例如正弦波、方波等，函數(shù)發(fā)生器輸出用戶(hù)自定義的任意波形；邏輯信號(hào)發(fā)生器可分為脈沖信號(hào)發(fā)生器、碼型發(fā)生器，脈沖信號(hào)發(fā)生器能驅(qū)動(dòng)方波或脈沖波輸出，碼型發(fā)生器可以驅(qū)動(dòng)許多通道的數(shù)字碼型。1.31.3 國(guó)內(nèi)外發(fā)展現(xiàn)狀國(guó)內(nèi)外發(fā)展現(xiàn)狀以前采用可變時(shí)鐘和計(jì)數(shù)器尋址波形存儲(chǔ)器的任意波形發(fā)生器4的應(yīng)用比較廣泛，取樣的時(shí)鐘頻率較高并且可調(diào)節(jié)，但是這種波形發(fā)生器對(duì)硬件要求高，需鎖相環(huán)和截止頻率可調(diào)的低通濾波器，已經(jīng)逐步退出市

10、場(chǎng)?，F(xiàn)在市場(chǎng)上的數(shù)字信號(hào)發(fā)生器大多采用的是直接數(shù)字合成（DDS）技術(shù)，這種波形發(fā)生器不但可以產(chǎn)生變頻的載頻信號(hào)、調(diào)制信號(hào)，還能參與計(jì)算機(jī)配合生成自定義的任意信號(hào)，更為實(shí)用，便捷。從目前發(fā)展?fàn)顩r來(lái)看，國(guó)外的發(fā)展更為成熟。Tektronix 和 Agilent 為代表的國(guó)際電子測(cè)量?jī)x器公司在這些領(lǐng)域的研究和開(kāi)發(fā)卓有成效，它們的產(chǎn)品在技術(shù)上相對(duì)成熟，大部分市場(chǎng)都被它們所有，但是價(jià)格昂貴，一般研究的造價(jià)也比較高，在各國(guó)市場(chǎng)上的價(jià)格都很高昂。我國(guó)研制任意波形發(fā)生器于上世紀(jì) 90 年代開(kāi)始，近年來(lái)我國(guó)有部分廠(chǎng)家的進(jìn)步較大，一直都在學(xué)習(xí)和借鑒它們的研究產(chǎn)品并改進(jìn)也取得了可喜的成果。但是和國(guó)外的研究成果比較有

11、很大的落差。各方面還在發(fā)展階段。本文的主要研究?jī)?nèi)容是參考直接數(shù)字頻率合成原理（DDS）技術(shù)6，利用Quartus II 軟件作為 研究平臺(tái)，用 VHDL 語(yǔ)言作為開(kāi)發(fā)語(yǔ)言平臺(tái)，基于 FPGA 的基礎(chǔ)上實(shí)現(xiàn)數(shù)字信號(hào)發(fā)生器，實(shí)現(xiàn)頻率幅度可調(diào)的正弦波、三角波、鋸齒波、反鋸齒波、梯形波、方波、階梯波等等。2 2 設(shè)計(jì)設(shè)計(jì)要求要求 1、實(shí)現(xiàn)多種波形的輸出。這些波形包括正弦波、三角波、鋸齒波、反鋸齒波、梯形波、方波、階梯波等等。 2、輸出頻率范圍：1kHz10MHz, 3、具有頻率設(shè)置功能，頻率步進(jìn)：100Hz 3、輸出電壓幅度可調(diào)，在 50 負(fù)載電阻上的電壓峰峰值大于 1V. 4、能用開(kāi)關(guān)方便的選擇某一

12、種波形的輸出。工作要求： 1、對(duì)基本要求能完成方案比較、設(shè)計(jì)與論證、理論分析與計(jì)算、電路圖及有關(guān)設(shè)計(jì)文件。2、對(duì)基本要求能完成硬件電路設(shè)計(jì)、制作與調(diào)試。3、對(duì)基本要求能完成軟件調(diào)試，測(cè)試結(jié)果符合要求。4、完成擴(kuò)展要求3 3 設(shè)計(jì)原理和設(shè)計(jì)指標(biāo)設(shè)計(jì)原理和設(shè)計(jì)指標(biāo)3.13.1 DDSDDS 技術(shù)技術(shù) DDS 和大多數(shù)的數(shù)字信號(hào)處理技術(shù)是一樣，它的基礎(chǔ)依然是采用奈圭斯特定理。奈圭斯特采樣定理是任何模擬信號(hào)進(jìn)行數(shù)字化處理的基礎(chǔ)，它描述的是一個(gè)帶限的模擬信號(hào)經(jīng)抽樣變成離散序列后可不可以由這些離散序列恢復(fù)出原始模擬信號(hào)的問(wèn)題。奈圭斯特采樣定理告訴我們，當(dāng)抽樣頻率大于或者等于模擬信號(hào)最高頻率的兩倍時(shí)，可以由

13、抽樣得到的離散序列無(wú)失真地恢復(fù)出原始模擬信號(hào)。只不過(guò)在 DDS 技術(shù)中，這個(gè)過(guò)程被顛倒過(guò)來(lái)了。DDS 不是對(duì)模擬信號(hào)進(jìn)行抽樣，而是一個(gè)假定抽樣過(guò)程已經(jīng)發(fā)生且抽樣值已經(jīng)量化完成，如何通過(guò)某種方法把已經(jīng)量化的數(shù)值重建原始信號(hào)的問(wèn)題。DDS 電路一般由參考時(shí)鐘、相位累加器、波形存通濾波器（LPF）組成。其結(jié)構(gòu)如圖 2.1 所示。圖 2.1 DDS 基本結(jié)構(gòu)框圖其中，f c 為參考時(shí)鐘頻率，K 為頻率控制字，N 為相位累加器位數(shù)，A 為波形存儲(chǔ)器地址位數(shù)，D 為波形存儲(chǔ)器的數(shù)據(jù)位字長(zhǎng)和 D/A 轉(zhuǎn)換器位數(shù)。DDS 系統(tǒng)中的參考時(shí)鐘通常由一個(gè)高穩(wěn)定度的晶體振蕩器來(lái)產(chǎn)生，用來(lái)作為整個(gè)系統(tǒng)各個(gè)組成部分的同步

14、時(shí)鐘。頻率控制字（Frequency Control Word，F(xiàn)CW）實(shí)際上是二進(jìn)制編碼的相位增量值，它作為相位累加器的輸入。相位累加器由加法器和寄存器級(jí)聯(lián)而成，它將寄存器的輸出反饋到加法器的輸入端實(shí)現(xiàn)累加的功能。在每一個(gè)時(shí)鐘脈沖 f c，相位累加器把頻率字 K 累加一次，累加器的輸出相應(yīng)增加一個(gè)步長(zhǎng)的相位增量，由此可以看出，相位累加器的輸出數(shù)據(jù)實(shí)質(zhì)上是以 K 為步長(zhǎng)的線(xiàn)性遞增序列（在相位累加器產(chǎn)生溢出以前） ，它反映了合成信號(hào)的相位信息。相位累加器的輸出與波形存儲(chǔ)器的地址線(xiàn)相連，相當(dāng)于對(duì)波形存儲(chǔ)器進(jìn)行查表，這樣就可以把存儲(chǔ)在波形存儲(chǔ)器中的信號(hào)抽樣值（二進(jìn)制編碼值）查出。在系統(tǒng)時(shí)鐘脈沖的作用

15、下，相位累加器不停的累加，即不停的查表。波形存儲(chǔ)器的輸出數(shù)據(jù)送到 D/A 轉(zhuǎn)換器，D/A 轉(zhuǎn)換器將數(shù)字量形式的波形幅度值轉(zhuǎn)換成一定頻率的模擬信號(hào)，從而將波形重新合成出來(lái)。若波形存儲(chǔ)器中存放的是正弦波幅度量化數(shù)據(jù)，那么 D/A 轉(zhuǎn)換器的輸出是近似正弦波的階梯波，還需要后級(jí)的低通平滑濾波器進(jìn)一步抑制不必要的雜波就可以得到頻譜比較純凈的正弦波信號(hào)。圖 2.2 所示為 DDS 各個(gè)部分的輸出信號(hào)。由于受到字長(zhǎng)的限制，相位累加器累加到一定值后，就會(huì)產(chǎn)生一次累加溢出，這樣波形存儲(chǔ)器的地址就會(huì)循環(huán)一次，輸出波形循環(huán)一周。相位累加器的溢出頻率即為合成信號(hào)的頻率?？梢?jiàn)，頻率控制字 K 越大，相位累加器產(chǎn)生溢出的

16、速度越快，輸出頻率也就越高。故改變頻率字（即相位增量） ，就可以改變相位累加器的溢出時(shí)間，在參考頻率不變的條件下就可以改變輸出信號(hào)的頻率。圖 2.2 DDS 各部分輸出波形2.22.2 FPGAFPGA 簡(jiǎn)介簡(jiǎn)介數(shù)字集成電路從產(chǎn)生到現(xiàn)在，經(jīng)過(guò)了早期的電子管、晶體管、小中規(guī)模集成電路，到大規(guī)模、超大規(guī)模集成電路（VLSIC）以及許多既有特定功能的專(zhuān)用集成電路的發(fā)展過(guò)程。但是，隨著為電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠(chǎng)商來(lái)獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專(zhuān)用集成電路（Application Special Integrated Circuit, ASIC）芯片，而且希望A

17、SIC 的設(shè)計(jì)周期盡可能短，最好是在 實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的 ASIC 芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件（Field Programmable Logic Device, FPLD）,其中應(yīng)用最廣泛的當(dāng)屬 CPLD 和 FPGA1。CPLD 是復(fù)雜可編程邏輯器件（Complex Programmable Logic Device）的簡(jiǎn)稱(chēng)，F(xiàn)PGA 是現(xiàn)場(chǎng)可編程門(mén)陣列（Field Programmable Gate Array）的簡(jiǎn)稱(chēng)。兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，但有時(shí)可以忽略這兩者的區(qū)別。不同廠(chǎng)家對(duì)可編程邏輯器件的叫法也不盡相同。Altera 公司把

18、自己的可編程邏輯器件產(chǎn)品中的 MAX 系列（乘積項(xiàng)技術(shù)，EEPROM 技術(shù)） 、FLEX 系列（查找表技術(shù)，SRAM 工藝）都叫做 CPLD；而把也是 SRAM 工藝、基于查找表技術(shù)、要外掛配置用的 FLEX 系列的 EPROM 叫做 FPGA。早期的可編程邏輯器件都屬于低密度 PLD（Programmable Logic Device） ，結(jié)構(gòu)簡(jiǎn)單，設(shè)計(jì)靈活，但規(guī)模小，難以實(shí)現(xiàn)復(fù)雜的邏輯功能。1985 年 Xilinx公司首先推出了現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA，這是一種新型的高密度 PLD，采用CMOS-SRAM 工藝制作，其結(jié)構(gòu)和陣列型 PLD 不同，內(nèi)部由許多獨(dú)立的可編程模塊組成，邏輯模塊

19、之間可以靈活地相互連接，具有密度高、編程速度快，設(shè)計(jì)靈活和可再配置設(shè)計(jì)能力等許多優(yōu)點(diǎn)。FPGA 一般由 6 部分組成，分別為可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線(xiàn)資源、底層嵌入功能單元和內(nèi)嵌專(zhuān)用硬核等。每個(gè)單元簡(jiǎn)介如下：（1）可編程輸入/輸出單元（I/O 單元） 。目前大多數(shù) FPGA 的 I/O 單元被設(shè)計(jì)為可編程模式，即通過(guò)軟件的靈活配置，可適應(yīng)不同的電氣標(biāo)準(zhǔn)與 I/O 物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動(dòng)電流的大小等；（2）基本可編程邏輯單元。FPGA 的基本可編程邏輯單元是由查找表（LUT）和寄存器（Register）組成的，查找

20、表完成純組合邏輯功能。FPGA 內(nèi)部寄存器可配置為帶 同步/異步復(fù)位和置位、時(shí)鐘使能的觸發(fā)器，也可以配置成為鎖存器。FPGA 一般依賴(lài)寄存器完成同步時(shí)序邏輯設(shè)計(jì)。一般來(lái)說(shuō)，比較經(jīng)典的基本可編程單元的配置是一個(gè)寄存器加一個(gè)查找表，但不同廠(chǎng)商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。（3）嵌入式塊 RAM。目前大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM。嵌入式塊 RAM 可以配置為單端口 RAM、雙端口 RAM、偽雙端口 RAM、CAM、FIFO 等存儲(chǔ)結(jié)構(gòu)。（4）豐富的布線(xiàn)資源。布線(xiàn)資源連通 FPGA 內(nèi)部所有單元，連線(xiàn)的長(zhǎng)度和工藝決定著信號(hào)在連線(xiàn)上的驅(qū)動(dòng)能力和傳輸

21、速度。布線(xiàn)資源的劃分：A 全局性的專(zhuān)用布線(xiàn)資源：以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位/置位的布線(xiàn)；B 長(zhǎng)線(xiàn)資源：用以完成器件 Bank 間的一些高速信號(hào)和一些第二全局時(shí)鐘信號(hào)的布線(xiàn)；C 短線(xiàn)資源：用來(lái)完成基本邏輯單元間的邏輯互連與布線(xiàn)；D 其他：在邏輯單元內(nèi)部還有著各種布線(xiàn)資源和專(zhuān)用時(shí)鐘、復(fù)位等控制信號(hào)線(xiàn)。（5）底層嵌入功能單元。由廠(chǎng)商及芯片型號(hào)決定。（6）內(nèi)嵌專(zhuān)用硬核。與“底層嵌入單元”有區(qū)別，這里指的硬核主要是那些通用性相對(duì)較弱的芯片，不是所有 FPGA 芯片都包含硬核。FPGA 的基本特點(diǎn)主要有： (1)采用 FPGA 設(shè)計(jì) ASIC 電路，用戶(hù)不需要投片生產(chǎn)，就能得到合用的芯片。 (2)

22、FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 (3)FPGA 內(nèi)部有豐富的觸發(fā)器和 IO 引腳。 (4)FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 (5)FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、TTL 電平兼容。 使用 FPGA 時(shí)，可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)，F(xiàn)PGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后，F(xiàn)PGA 進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA 能夠反復(fù)使用。FPGA 的編程無(wú)須專(zhuān)用的 FPGA 編程器，只須用通用的 E

23、PROM、PROM 編程器即可。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA 的使用非常靈活。FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM 編程多片 FPGA；串行模式可以采用串行 PROM 編程 FPGA；外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)，由微處理器對(duì)其編程。2.32.3 VHDLVHDL 簡(jiǎn)介簡(jiǎn)介VHDL 的全稱(chēng)是 Very-High-Speed Integrated Circuit Hardware Descript

24、ion Language，誕生于 1982 年。1987 年底，VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL 的語(yǔ)言形式和描述風(fēng)格與句法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱(chēng)可是部分,及端口)和內(nèi)部（或稱(chēng)可視部分） ，既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是

25、VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 語(yǔ)言能夠成為標(biāo)準(zhǔn)化的硬件描述語(yǔ)言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語(yǔ)言所不具備的優(yōu)點(diǎn)。歸納起來(lái) ,VHDL 語(yǔ)言主要具有以下優(yōu)點(diǎn)：(1) VHDL 語(yǔ)言功能強(qiáng)大 , 設(shè)計(jì)方式多樣。VHDL 語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)構(gòu), 只需采用簡(jiǎn)單明確的 VHDL 語(yǔ)言程序就可以描述十分復(fù)雜的硬件電路。同時(shí), 它還具有多層次的電路設(shè)計(jì)描述功能。此外 ,VHDL 語(yǔ)言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn), 這是其他硬件描述語(yǔ)言所不能比擬的。VHDL 語(yǔ)言設(shè)計(jì)方法靈活多樣 , 既支持自頂向下的設(shè)計(jì)方式, 也支持自底向上的設(shè)計(jì)方法; 既支持模塊化設(shè)計(jì)

26、方法, 也支持層次化設(shè)計(jì)方法。(2) VHDL 語(yǔ)言具有強(qiáng)大的硬件描述能力。VHDL 語(yǔ)言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路 , 也可以描述門(mén)級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時(shí)，VHDL 語(yǔ)言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。VHDL 語(yǔ)言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類(lèi)型。VHDL 語(yǔ)言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類(lèi)型，也支持用戶(hù)定義的數(shù)據(jù)類(lèi)型，這樣便會(huì)給硬件描述帶來(lái)較大的自由度。(3) VHDL 語(yǔ)言具有很強(qiáng)的移植能力。VHDL 語(yǔ)言很強(qiáng)的移植能力主要體現(xiàn)在: 對(duì)于同一個(gè)硬件電路的 VH

27、DL 語(yǔ)言描述 , 它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。(4) VHDL 語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān)。采用 VHDL 語(yǔ)言描述硬件電路時(shí), 設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化, 而不需要考慮其他的問(wèn)題。當(dāng)硬件電路的設(shè)計(jì)描述完成以后 ,VHDL 語(yǔ)言允許采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)。(5) VHDL 語(yǔ)言程序易于共享和復(fù)用。VHDL 語(yǔ)言采用基于庫(kù) ( library) 的設(shè)計(jì)方法。在設(shè)計(jì)過(guò)程中 , 設(shè)計(jì)人員可以建立各種可再次利用的模塊 , 一個(gè)大規(guī)模

28、的硬件電路的設(shè)計(jì)不可能從門(mén)級(jí)電路開(kāi)始一步地進(jìn)行設(shè)計(jì) , 而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊, 將這些模塊存放在庫(kù)中 , 就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。由于 VHDL 語(yǔ)言是一種描述、模擬、綜合、優(yōu)化和布線(xiàn)的標(biāo)準(zhǔn)硬件描述語(yǔ)言 , 因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享, 從而減小硬件電路設(shè)計(jì)的工作量, 縮短開(kāi)發(fā)周期。2.42.4 QuartusQuartus簡(jiǎn)介簡(jiǎn)介Quartus II 是 Altera 公司的綜合性 PLD 開(kāi)發(fā)軟件，支持原理圖、VHDL 以及 AHDL（Altera Hardware Description Language）

29、等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。Quartus II 可以在 XP、Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計(jì)流程外，提供了完善的用戶(hù)圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫(kù)，使用戶(hù)可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方 EDA 工具的良好支持也使用戶(hù)可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具。此外，Quartus I

30、I 通過(guò)和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（SOPC）開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。 MaxplusII 作為 Altera 的上一代 PLD 設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前 Altera 已經(jīng)停止了對(duì) Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類(lèi)型的豐富和圖形界面的改變。Altera在 Quartus II 中包含了許多諸如 SignalTap II、Chip Edi

31、tor 和 RTL Viewer的設(shè)計(jì)輔助工具，集成了 SOPC 和 HardCopy 設(shè)計(jì)流程，并且繼承了 Maxplus II 友好的圖形界面及簡(jiǎn)便的使用方法。 Altera QuartusII 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開(kāi)發(fā)平臺(tái)。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Internet 的協(xié)作設(shè)計(jì)。Quartus 平臺(tái)與 Cadence、Exemplar Logic、 Mentor Graphics、Synopsys 和S

32、ynplicity 等 EDA 供應(yīng)商的開(kāi)發(fā)工具相兼容。改進(jìn)了軟件的 Logic Lock 模塊設(shè)計(jì)功能，增添 了 Fast Fit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。分析本題，根據(jù)設(shè)計(jì)要求先確定了本系統(tǒng)的整體設(shè)計(jì)原理框圖如圖 1： 圖 1 原理框圖2 總體設(shè)計(jì)方案2.12.1 設(shè)計(jì)思路設(shè)計(jì)思路2.1.12.1.1 硬件系統(tǒng)設(shè)計(jì)硬件系統(tǒng)設(shè)計(jì)（1）數(shù)控核心設(shè)計(jì)：該系統(tǒng)采用單片機(jī)為核心，采用目前比較通用的 51 系列單片機(jī)。此單片機(jī)的運(yùn)算能力強(qiáng)，軟件編程靈活，自由度大，能夠?qū)崿F(xiàn)對(duì)外圍電路的智能控制。（2）D/A 轉(zhuǎn)換芯片 DAC0832：典型的 D/A 轉(zhuǎn)換芯片 DAC0832，是

33、采用 CMOS 工藝制造的 8 位單片 D/A 轉(zhuǎn)換器。8 位 D/A，分辨率為 1/256，選采樣電阻為 2 歐姆，D/A 輸出分辨率為 10mA 的電流，實(shí)現(xiàn)步進(jìn) 10mA，完全能夠滿(mǎn)足本設(shè)計(jì)的要求。（3）A/D 轉(zhuǎn)換芯片 ADC0809：ADC0809 是采樣頻率為 8 位的、以逐次逼近原理進(jìn)行模數(shù)轉(zhuǎn)換的器件。其內(nèi)部有一個(gè) 8 通道多路開(kāi)關(guān)，它可以根據(jù)地址碼鎖存譯碼后的信號(hào)，只選通 8 個(gè)單斷模擬輸入信號(hào)中的一個(gè)進(jìn)行A/D轉(zhuǎn)換。由于本設(shè)計(jì)只有輸出電流的采集，8 路輸入通道，完全能夠滿(mǎn)足本系統(tǒng)的設(shè)計(jì)要求。（4）鍵盤(pán)電路：在進(jìn)行電流設(shè)定值的調(diào)整中僅需要 6 個(gè)按鍵，所以采用獨(dú)立式按鍵的鍵盤(pán)接

34、口，即可滿(mǎn)足電路的設(shè)計(jì)要求。（5）顯示電路：該系統(tǒng)要實(shí)現(xiàn)輸出電流 0mA2000mA，為了實(shí)現(xiàn)同時(shí)顯示電流的設(shè)定值與檢測(cè)值，需要用 8 個(gè)數(shù)碼管進(jìn)行顯示。顯示電路采用串行通信方式，利用 8 個(gè) 74LS164 將串行數(shù)據(jù)轉(zhuǎn)換為并行輸出，去驅(qū)動(dòng) 8 位數(shù)碼管。2.1.2 軟件系統(tǒng)設(shè)計(jì)系統(tǒng)軟件完成四個(gè)功能：(1)系統(tǒng)的初始化，包括各外圍接口芯片的初始化和電流起始值的初始化；(2)鍵盤(pán)檢測(cè)包括電流的預(yù)置與步進(jìn)調(diào)整；(3) 用比較算法進(jìn)行電流調(diào)整,實(shí)現(xiàn)輸出電流的精確控制；(4)實(shí)現(xiàn) D/A 轉(zhuǎn)換和 A/D 轉(zhuǎn)換 。2.2 設(shè)計(jì)方框圖根據(jù)數(shù)控直流電流源的要求，由于要求有較大的輸出電流范圍和較精確的步進(jìn)要

35、求以及較小的紋波電流，所以不適合采用簡(jiǎn)單的恒流源電路 FET 和恒流二極管，亦不適合采用開(kāi)關(guān)電源的開(kāi)關(guān)恒流源，否則難以達(dá)到輸出范圍和精度以及紋波的要求。根據(jù)系統(tǒng)要求采用 D/A 轉(zhuǎn)換后接運(yùn)算放大器構(gòu)成的功率放大，控制 D/A 的輸入從而控制電流值的方法。系統(tǒng)的原理框圖如圖 1 所示。 鍵盤(pán)電路 顯示電路 AT89S51 單片機(jī)系統(tǒng) D/A 轉(zhuǎn) 換 A/D轉(zhuǎn) 換V/A 轉(zhuǎn)換及功率放大 負(fù) 載采 樣 電 路圖 13 設(shè)計(jì)原理分析3.13.1 單片機(jī)最小系統(tǒng)單片機(jī)最小系統(tǒng)單片機(jī)最小系統(tǒng)的設(shè)計(jì)包括時(shí)鐘電路、復(fù)位電路的設(shè)計(jì)。本電路中晶振頻率采用 12MHz，則單片機(jī)的機(jī)器周期就為 1s。復(fù)位電路才采用手

36、動(dòng)復(fù)位和上電復(fù)位組合。3.23.2 鍵盤(pán)電路鍵盤(pán)電路對(duì)電流值進(jìn)行設(shè)定時(shí)需要 6 個(gè)按鍵，該電路中按鍵采用獨(dú)立式按鍵，分別接與 P1.2P1.6 和 P3.2。為了是電路工作可靠，每個(gè)端口都接了一個(gè)阻值 10K的上拉電阻。電路連接如圖 2 所示。電流值調(diào)整按鍵分布如圖 3 所示。3.33.3 D/AD/A 轉(zhuǎn)換電路轉(zhuǎn)換電路D/A 轉(zhuǎn)換采用典型的轉(zhuǎn)換芯片 DAC0832。該芯片 8 位數(shù)據(jù)采用并行輸入，所以直接接至單片機(jī)的 P2 口。并且將 DAC0832 連接成直通式工作方式。C322uFR81KCRY12MH zC133PFC233PFS7+5VR7200U1. 18U1. 19U1. 09圖

37、 2 確 定 設(shè) 置圖 33.43.4 A/DA/D 轉(zhuǎn)換電路轉(zhuǎn)換電路A/D 轉(zhuǎn)換采用典型的轉(zhuǎn)換芯片 ADC0809。ADC0809 是采樣頻率為 8 位的、以逐次逼近原理進(jìn)行模 數(shù)轉(zhuǎn)換的器件。其內(nèi)部有一個(gè) 8 通道多路開(kāi)關(guān)，它可以根據(jù)地址碼鎖存譯碼后的信號(hào)，只選通8 個(gè)單斷模擬輸入信號(hào)中的一個(gè)進(jìn)行 A/D 轉(zhuǎn)換。ADC0809 芯片轉(zhuǎn)換時(shí)需用一個(gè) 500KHz 的時(shí)鐘信號(hào)，這個(gè)信號(hào)是由單片機(jī)的 ALE 端輸出的 2MHz 信號(hào)，經(jīng)過(guò)兩個(gè) D 觸發(fā)器進(jìn)行四分頻得到。ADC0809 的工作過(guò)程是：首先輸入 3 位地址，并使 ALE=1，將地址存入地址鎖存器中。此地址經(jīng)譯碼選通8 路模擬輸入之一到

38、比較器。 START 上升沿將逐次逼近寄存器復(fù)位。下降沿啟動(dòng) AD 轉(zhuǎn)換，之后 EOC 輸出信號(hào)變低，指示轉(zhuǎn)換正在進(jìn)行。直到 AD 轉(zhuǎn)換完成， EOC 變?yōu)楦唠娖?，指示AD 轉(zhuǎn)換結(jié)束，結(jié)果數(shù)據(jù)已存入鎖存器，這個(gè)信號(hào)可用作中斷申請(qǐng)。當(dāng)OE 輸入高電平 時(shí)，輸出三態(tài)門(mén)打開(kāi)，轉(zhuǎn)換結(jié)果的數(shù)字量輸出到數(shù)據(jù)總線(xiàn)上。3.53.5 電壓電流轉(zhuǎn)換和功率放大電路電壓電流轉(zhuǎn)換和功率放大電路壓控恒流源是本系統(tǒng)的重要組成部分，它的功能是用電壓來(lái)控制電流的變化，圖 4 是數(shù)控電流源的恒流電路和加法器電路。 運(yùn)算放大器 LM324 和晶體管V1、V2 組成電壓電流轉(zhuǎn)換器，U1A、U1B 和電阻 R1R8 利用 D/A 的輸

39、出實(shí)現(xiàn)對(duì)電壓進(jìn)行數(shù)控。LM324 主要功能是實(shí)現(xiàn)精密 V/I 轉(zhuǎn)換。TIP42C（10A）是大功率 PNP 三極管，主要功能是實(shí)現(xiàn)功率放大。因?yàn)檩敵鲭娏鞣秶?02000mA，由于取樣電阻為 2 歐姆，則其電壓降為04000mV，即 U1 電壓范圍為 11V14.6V。單純依靠 D/A（0-5V）無(wú)法滿(mǎn)足要求。 加法器主要是利用其抬高 U1 點(diǎn)的電壓，將 U1 點(diǎn)的電位抬高到 11V，在D/A 輸出為 05V 時(shí)，從而使 R9 上Vcc20Iout111lsbDI07Iout212DI16DI25Rfb9DI34DI416Vref8DI515DI614msbDI713ILE19WR218CS1

40、WR12Xfer17U3DAC083032184U4AALM324567U4ABLM32432184U4AALM324567U4ABLM324R?10KR?10K+5V+5VR1810KR1910KR1710KR2010KR2110K R2210KR2310KR2410KV1TIP41CV2TIP41CR292+15VRL12345678J2CON8U1圖 4得到 02A 的電流。V/I 轉(zhuǎn)換理論分析： U1A 的輸出為：，由于 R5R4R2 10K，故 。經(jīng)過(guò) U1B 的反相作用，故 U2A 的同相輸入端的電壓為 ，根據(jù)運(yùn)算放大器虛短的特點(diǎn)，U2A 的同相電壓等于 U2A 的反相電壓，故負(fù)載

41、 RL 上的電流為： R9 采用 2 歐姆精密電阻，在 UDA輸出為 0 時(shí)調(diào)節(jié)可變電阻 R1，即調(diào)節(jié) U0的值，使 U0的值為 11V，即可達(dá)到 IRL2A。根據(jù)題目要求 20mA2000mA，可以算出系數(shù) K，根據(jù)公式得出 D/A 轉(zhuǎn)換器的輸入值，進(jìn)而得出準(zhǔn)確的輸出電流值。3.6 輸出電流采樣電路輸出電流采樣電路是采用取采樣電阻兩端的電壓差，根據(jù) I=V/R 換算得到電流值的。電路原理圖如圖 5 所示。通過(guò)對(duì)電阻 R9 兩端的電壓值進(jìn)行采樣，經(jīng)過(guò)運(yùn)算放大器送入 A/D 轉(zhuǎn)換器 ADC0809 進(jìn)行轉(zhuǎn)換。由于 R9 是 2 歐姆，所以可以測(cè)量 02000mA 的電流范圍。R9 兩端的電壓在

42、04V 的范圍內(nèi)變化，滿(mǎn)足 A/D轉(zhuǎn)換的要求和系統(tǒng)設(shè)計(jì)的精度要求。3.7 顯示電路設(shè)計(jì)為了實(shí)現(xiàn)同時(shí)顯示電流的設(shè)定值與檢測(cè)值，需要用 8 個(gè)數(shù)碼管進(jìn)行顯示。顯示電路采用串行通信方式，利用 8 個(gè) 74LS164 將串行數(shù)據(jù)轉(zhuǎn)換為并行輸出，去驅(qū)動(dòng) 8 位數(shù)碼管。顯示電路如圖 6 所示。IN-026msb2-1212-220IN-1272-3192-418IN-2282-582-615IN-312-714lsb2-817IN-42EOC7IN-53ADD-A25IN-64ADD-B24ADD-C23IN-75ALE22ref(-)16ENABLE9ST ART6ref(+)12CLOCK10U2AD

43、C080932184U4AALM324567U4ABLM32432184U4AALM324567U4ABLM324V1TIP41CV2TIP41CR292+15VRLR2810KR2710KR2510KR2610K+5V123J3CON312345678J1CON8圖 5c1d2g10e4dp5b6a7f98LE D1c1d2g10e4dp5b6a7f98LE D2c1d2g10e4dp5b6a7f98LE D3c1d2g10e4dp5b6a7f98LE D4A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U274LS164A1B2QA3QB4

44、QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U374LS164A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U474LS164A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U574LS164+5VGNDD7IN4007D6IN4007D5IN4007+5Vc1d2g10e4dp5b6a7f98LE D5A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U674LS164c1d2g10e4dp5b6a7f98LE

45、 D6A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U774LS164c1d2g10e4dp5b6a7f98LE D7A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U874LS164c1d2g10e4dp5b6a7f98LE D7A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U874LS164P3.0P3.1圖63.8 程序流程圖為了讓盡可能多的 CPU 時(shí)間來(lái)進(jìn)行反饋控制，顯示是由中斷控制的，利用中斷進(jìn)行顯示刷新。這樣 CPU 在大部分時(shí)

46、間是用來(lái)檢測(cè)負(fù)載電路中的電流，與設(shè)定值進(jìn)行比較，已達(dá)到減小紋波電流的目的。程序流程圖如圖 7 所示。初始化中斷顯示刷新中斷返回A/D 轉(zhuǎn)換是否按鍵？D/A 輸出開(kāi)始負(fù)載YESNO7 7 結(jié)束語(yǔ)結(jié)束語(yǔ) 這次畢業(yè)設(shè)計(jì)過(guò)程中綜合了所學(xué)的數(shù)字電路，模擬電路，單片機(jī)，C 語(yǔ)言對(duì)單片機(jī)編程，對(duì)大學(xué)所學(xué)的知識(shí)起了一個(gè)很好的鞏固作用，同時(shí)也應(yīng)用到了Protell 99 軟件畫(huà)圖和 ISIS Profressional 軟件仿真，仿真的結(jié)果還比較的準(zhǔn)確，但是實(shí)物卻沒(méi)有完全實(shí)現(xiàn)功能。這此過(guò)程中認(rèn)識(shí)到自己的知識(shí)面太狹小，也許是自己制作的實(shí)品太少了，對(duì)一些芯片的了解甚少，今后在工作中一定要補(bǔ)充這塊。同時(shí)也認(rèn)識(shí)到理論和

47、實(shí)踐的差別，通過(guò)實(shí)際制作更能了解到一些模塊電路和芯片的功能，特別是檢查電路時(shí)，讓自己對(duì)電路有更深的了解。撰寫(xiě)論文時(shí)，也讓自己認(rèn)識(shí)到做每件事都應(yīng)認(rèn)真對(duì)待，要規(guī)范、嚴(yán)謹(jǐn)。在設(shè)計(jì)制作數(shù)控直流恒流源的過(guò)程中，我們深切體會(huì)到，理論與實(shí)踐相結(jié)合的重要性。本系統(tǒng)的研制主要應(yīng)用到了模擬電子技術(shù)、數(shù)字電子技術(shù)、單片機(jī)控制技術(shù)、大功率電源設(shè)計(jì)、電子工藝等多方面的知識(shí)，所設(shè)計(jì)的基于單片機(jī)程序控制的壓控恒流源，達(dá)到了題目要求，同時(shí)也使我們的動(dòng)手能力和電子設(shè)計(jì)能力得到了極大鍛煉。系統(tǒng)輸出實(shí)際測(cè)試結(jié)果表明，本系統(tǒng)輸出電流穩(wěn)定，不隨負(fù)載和環(huán)境溫度變化，并具有很高的精度，輸出電流誤差范圍5mA，輸出電流可在 20mA2000

48、mA 范圍內(nèi)任意設(shè)定，因而可實(shí)際應(yīng)用于需要高穩(wěn)定度小功率恒流源等領(lǐng)域。本次設(shè)計(jì)制作，為我們提供了鍛煉自己能力的機(jī)會(huì)，也使我深切認(rèn)識(shí)到自身知識(shí)能力尚存在許多不足，更讓我們體會(huì)到了電子技術(shù)與設(shè)計(jì)的趣味，以及其強(qiáng)大深遠(yuǎn)的實(shí)用性。今后，我將更加努力地學(xué)習(xí)。參考文獻(xiàn)參考文獻(xiàn)1王港元.電工電子實(shí)踐指導(dǎo)M.江西科學(xué)技術(shù)出版社 2陳明熒 8051 單片機(jī)課程設(shè)計(jì)實(shí)訓(xùn)教程M清華大學(xué)出版社 3趙健.實(shí)用聲光及無(wú)線(xiàn)電遙控電路 300 例，中國(guó)電力出版社4彭介華.電子技術(shù)課程設(shè)計(jì)指導(dǎo)，高教出版社5姚福安.電子電路設(shè)計(jì)與實(shí)現(xiàn)，山東科學(xué)技術(shù)出版社 6王毓銀數(shù)字電路邏輯設(shè)計(jì)M高等教育出版社 附錄一：附錄一：電路圖電路圖P0

49、.732P0.633P0.534P0.435P0.336P0.237P0.138P0.039VCC40P2.021P2.122P2.223P2.324P2.425P2.526P2.627P2.728ALE /PROG30PSEN29EA/VPP31P1.01P1.12P1.23P1.34P1.45P1.5/MOSI6P1.6/MISO7P1.7/SCK8REST9P3.0/RXD10P3.1/TXD11P3.2/INT012P3.3/INT113P3.4/T014P3.5/T115P3.6/WR16P3.7/RD17XTAL 218XTAL 119GND20U1AT89S51C322uFR81

50、KCRY12MH zC133PFC233PFRESETS7+5VR7200+5VS1S2S3S4GNDS5R410KS6+5VR110KR210KR310KR510KR610K+5VR1410KR1310KR1210KR1110KR1010KR910Kc1d2g10e4dp5b6a7f98LE D1c1d2g10e4dp5b6a7f98LE D2c1d2g10e4dp5b6a7f98LE D3c1d2g10e4dp5b6a7f98LE D4A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U274LS164A1B2QA3QB4QC5QD6GND7

51、CLK8CLR9QE10QF11QG12QH13VCC14U374LS164A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U474LS164A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U574LS164+5VGNDD7IN4007D6IN4007D5IN4007+5Vc1d2g10e4dp5b6a7f98LE D5A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U674LS164c1d2g10e4dp5b6a7f98LE D6A1B2QA3

52、QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U774LS164c1d2g10e4dp5b6a7f98LE D7A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U874LS164+5Vc1d2g10e4dp5b6a7f98LE D7A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U874LS16412345678J1CON812345678J2CON8R1510KR1610KVcc20Iout111lsbDI07Iout212DI16DI25Rfb9DI34

53、DI416Vref8DI515DI614msbDI713ILE19WR218CS1WR12Xfer17U3DAC0830IN-026msb2-1212-220IN-1272-3192-418IN-2282-582-615IN-312-714lsb2-817IN-42EOC7IN-53ADD-A25IN-64ADD-B24ADD-C23IN-75ALE22ref(-)16ENABLE9ST ART6ref(+)12CLOCK10U2ADC080932184U4AALM324567U4ABLM32432184U4AALM324567U4ABLM32432184U4AALM324567U4ABLM3

54、2432184U4AALM324567U4ABLM324RP110KRP210K+15V+5V+5VR1810KR1910KR1710KR2010KR2110K R2210KR2310KR2410KV1TIP41CV2TIP41CR292+15VRLR2810KR2710KR2510KR2610K+5VCLK3D2SD4CD1Q5Q6U?A74ALS74CLK3D2SD4CD1Q5Q6U?A74ALS74TO ADC0809.ALE123J3CON3123J3CON312345678J1CON812345678J2CON8 附錄二：附錄二：源程序源程序ORG 0000HLJMP MAINORG 000BHLJMP SERVEORG 0030HMAIN:MOV TMOD,#01HMOV TL0,#0B0HMOV TH0,#3CHSETB ET0SETB EASETB P3.2CLR P3.3SETB P3.4MOV P0,#0FFHMOV P2,#199MOV 30H,#00HMOV 31H,#00HMOV 32H,#00HMOV 33