14.二輸入異或門(mén)電路的VHDL設(shè)計(jì)

1、重慶科創(chuàng)職業(yè)學(xué)院授課方案（教案）課名： 教 師： 班級(jí): 編寫(xiě)時(shí)間： 課題： 二輸入異或門(mén)電路的VHDL設(shè)計(jì)授課時(shí)數(shù)2教學(xué)目的及要求：1.掌握二輸入異或門(mén)的VHDL相關(guān)語(yǔ)法2.熟悉用VHDL設(shè)計(jì)程序并進(jìn)行軟件和硬件設(shè)計(jì)教學(xué)重點(diǎn)： Process語(yǔ)句的使用教學(xué)難點(diǎn)： 設(shè)計(jì)多種方法的實(shí)現(xiàn)教學(xué)步驟及內(nèi)容 ： 一.復(fù)習(xí)舊課二.新課1.VHDL理論知識(shí)講解，process 語(yǔ)句2.設(shè)計(jì)任務(wù)：設(shè)計(jì)一個(gè)二輸入異或門(mén)，a, b為數(shù)據(jù)輸入端的端口名， y為輸出。3.設(shè)計(jì)過(guò)程：（1）輸入設(shè)計(jì)項(xiàng)目并將其設(shè)為當(dāng)前項(xiàng)目（2）在文本編輯窗中設(shè)計(jì)輸入二輸入異或門(mén)的VHDL代碼方法一：library ieee;use iee

2、e.std_logic_1164.all;entity xor2 is port (a,b:in std_logic; y:out std_logic);end xor2;architecture xor2_1 of xor2 is begin y y y y y y = X; end case; end process p;end xor2_2;4.項(xiàng)目編譯選擇目標(biāo)器件。選擇菜單命令A(yù)ssign | Device，彈出Device對(duì)話(huà)框。選擇對(duì)話(huà)框的Device Family下拉列表框中的目標(biāo)器件(EPM7128SLC84-10)引腳指定，編譯。5.項(xiàng)目時(shí)序仿真創(chuàng)建波形文件輸入信號(hào)節(jié)點(diǎn)設(shè)置仿真時(shí)間編輯輸入節(jié)點(diǎn)波形-運(yùn)行仿真。6.引腳指定指定輸入輸出對(duì)應(yīng)的芯片的引腳，注意一些引腳不能用。選擇菜單命令A(yù)ssign | Pin/Location/Chip，將設(shè)計(jì)的二輸入異或門(mén)與目標(biāo)芯片(EPM7128SLC84-10)聯(lián)系起來(lái)。旁批欄：7.程序下載Max+PlusII-progeammer-JTAG-Multi-Device JTAG chain setup-Select Programming file 找到.pof 文件-add-OK8.實(shí)驗(yàn)箱上現(xiàn)象的分析描述與驗(yàn)證。三.小結(jié)：對(duì)學(xué)生在實(shí)驗(yàn)過(guò)程中遇到的問(wèn)題進(jìn)行分析，總結(jié)，做出合理的