第4章第三方工具軟件講述

1、第第4 4章章 第三方工具軟件第三方工具軟件 第第4章章 第三方工具軟件第三方工具軟件 4.1 概述概述 4.2 FPGA Express開發(fā)工具軟件開發(fā)工具軟件 4.3 Leonardo Spectrum開發(fā)工具軟件開發(fā)工具軟件 第第4 4章章 第三方工具軟件第三方工具軟件 4.1 概概 述述 4.1.1 HDL語言 CPLD/FPGA設(shè)計(jì)越來越復(fù)雜， 使用硬件描述語言設(shè)計(jì)復(fù)雜的可編程邏輯電路已經(jīng)逐漸成為一種趨勢， 目前最主要的硬件描述語言是VHDL（VHSIC Hardware Description Language）和Verilog HDL。 第第4 4章章 第三方工具軟件第三方工具軟

2、件 VHDL的開發(fā)始于1981年， 由美國國防部組織， IEEE（Institute of Electrical & Electronic Engineers）于1986年5月開始了VHDL的標(biāo)準(zhǔn)化工作， 并在1987年12月發(fā)布了VHDL的第一個(gè)標(biāo)準(zhǔn)（IEEE Standard-1976-1987）。 VHDL的特點(diǎn)是： 第第4 4章章 第三方工具軟件第三方工具軟件 VHDL是IEEE標(biāo)準(zhǔn)， 語法比較嚴(yán)格； VHDL支持各種設(shè)計(jì)方法和技術(shù)， 例如自上而下和自下而上設(shè)計(jì)， 同步和異步設(shè)計(jì)等； VHDL能夠處理各種對象， 從描述邏輯門層次的電路到描述整個(gè)數(shù)字系統(tǒng)； VHDL支持由若干小組

3、協(xié)同完成一個(gè)系統(tǒng)的設(shè)計(jì)。 第第4 4章章 第三方工具軟件第三方工具軟件 Verilog HDL是在C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言， 語法較自由， 目前ASIC設(shè)計(jì)大多采用這種語言。 Verilog HDL語言是美國Cadence Design Systems公司于19831984年組織開發(fā)的， 它的主要特點(diǎn)是： 第第4 4章章 第三方工具軟件第三方工具軟件 過程性描述和結(jié)構(gòu)性描述兩者都能接受； 所使用的基本數(shù)據(jù)類型是“線”和“寄存器”， 它采用四狀態(tài)制表示布爾值： “0”、“1”、 “”、 “Z”， 其中“”表示不確定狀態(tài)， “Z”表示懸空； 能夠使用混合模式的模型， 即用其描述的設(shè)

4、計(jì)可以包含不同的抽象層次， 并能用一個(gè)仿真程序做仿真； 能夠描述模塊的并行行為以及描述有限狀態(tài)機(jī)。 第第4 4章章 第三方工具軟件第三方工具軟件 VHDL和Verilog HDL兩者相比， 學(xué)習(xí)VHDL比學(xué)習(xí)Verilog HDL難一些， 但Verilog HDL自由的語法也使得初學(xué)者容易上手， 同時(shí)也容易出錯(cuò)。 國外電子專業(yè)通常在本科階段教授VHDL， 在研究生階段教授Verilog HDL。 從國內(nèi)來看， VHDL的參考書很多， 便于查找資料， 而Verilog HDL的參考書則很少， 這給學(xué)習(xí)Verilog HDL帶來不少困難。 第第4 4章章 第三方工具軟件第三方工具軟件 從EDA技術(shù)

5、的發(fā)展趨勢上看， 直接采用C語言設(shè)計(jì)可編程邏輯電路將是一個(gè)發(fā)展方向， 現(xiàn)在已出現(xiàn)用于可編程邏輯電路設(shè)計(jì)的C語言編譯軟件。 可以預(yù)見， 在510年之內(nèi)C語言很可能將逐漸成為繼VHDL和Verilog HDL之后設(shè)計(jì)大規(guī)?？删幊踢壿嬰娐返挠忠环N手段。 第第4 4章章 第三方工具軟件第三方工具軟件 4.1.2 常用的第三方工具軟件 HDL和傳統(tǒng)的原理圖輸入方法的關(guān)系就好比是高級語言和匯編語言的關(guān)系。 HDL的可移植性好， 使用方便， 但效率不如原理圖； 原理圖輸入的可控性好， 效率高， 比較直觀， 但設(shè)計(jì)大規(guī)模可編程邏輯電路時(shí)顯得比較繁瑣。 在真正的可編程邏輯電路設(shè)計(jì)中， 通常建議采用原理圖和HDL

6、結(jié)合的方法來設(shè)計(jì)， 適合用原理圖的地方就用原理圖， 適合用HDL的地方就用HDL， 并沒有強(qiáng)制的規(guī)定。 在最短的時(shí)間內(nèi)， 用自己最熟悉的工具設(shè)計(jì)出高效、 穩(wěn)定、 符合設(shè)計(jì)要求的電路才是我們的最終目的。 第第4 4章章 第三方工具軟件第三方工具軟件 用VHDL/Verilog HDL語言開發(fā)可編程邏輯電路的完整流程為： (1) 文本編輯： 用任何文本編輯器都可以進(jìn)行， 也可以用專用的HDL編輯環(huán)境。 通常VHDL文件保存為.vhd文件， Verilog HDL文件保存為.v文件。 (2) 功能仿真： 將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真， 檢查邏輯功能是否正確（也叫前仿真， 對簡單的設(shè)計(jì)可以跳過

7、這一步， 只有在布線完成以后， 才進(jìn)行時(shí)序仿真）。 第第4 4章章 第三方工具軟件第三方工具軟件 (3) 邏輯綜合： 將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合， 即把語言綜合成最簡的布爾表達(dá)式。 邏輯綜合軟件會生成.edf（EDIF）的EDA工業(yè)標(biāo)準(zhǔn)文件。 (4) 布局布線： 將.edf文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線， 即把設(shè)計(jì)好的邏輯安放到CPLD/FPGA內(nèi)。 (5) 時(shí)序仿真： 需要利用在布局布線中獲得的精確參數(shù)， 用仿真軟件驗(yàn)證電路的時(shí)序（也叫后仿真）。 第第4 4章章 第三方工具軟件第三方工具軟件 以上過程通常都可以在PLD廠家提供的開發(fā)工具（如MAX+PLUS， Quartus，

8、Foundation）中完成， 但如果使用專用HDL工具完成邏輯綜合， 效果會更好。 特別是對于使用MAX+PLUS的設(shè)計(jì)人員， 盡量避免在MAX+PLUS中進(jìn)行復(fù)雜的VHDL/Verilog HDL邏輯綜合， 原因是MAX+PLUS只支持VHDL/Verilog HDL的子集， 所以最好能在網(wǎng)站下載Altera綁定的免費(fèi)OEM版HDL綜合軟件或使用功能更強(qiáng)的通用HDL邏輯綜合軟件。 第第4 4章章 第三方工具軟件第三方工具軟件 以下是幾種常用的第三方工具軟件的簡介， 詳細(xì)情況可到相應(yīng)公司的網(wǎng)站查詢。 PGA Express： VHDL/Verilog HDL綜合軟件， 簡單易用， 由Syno

9、psys公司出品。 FPGA Compiler： VHDL/Verilog HDL綜合軟件， 由Synopsys公司出品。 第第4 4章章 第三方工具軟件第三方工具軟件 LeonardoSpectrum： VHDL/Verilog HDL綜合軟件， 可以加比較多的約束條件， 可控性較強(qiáng)。 該軟件由Mentor的子公司Exemplar Logic公司出品。 第第4 4章章 第三方工具軟件第三方工具軟件 Modelsim： VHDL/Verilog HDL仿真軟件， 由Mentor公司出品， 功能比ActiveHDL強(qiáng)大， 使用比Active HDL復(fù)雜。 第第4 4章章 第三方工具軟件第三方工具

10、軟件 Renoir： 通過畫框圖來完成可編程邏輯電路的系統(tǒng)設(shè)計(jì)， 可自動(dòng)生成部分VHDL/Verilog HDL源代碼文件， 亦可由VHDL/Verilog HDL源代碼生成原理框圖。 Renoir（輸入）， LeonardoSpectrum（綜合）和Modelsim（仿真）構(gòu)成了Mentor公司引以為豪的VHDL/Verilog HDL完整開發(fā)系統(tǒng)FPGA Advantage 。第第4 4章章 第三方工具軟件第三方工具軟件 Synplify： VHDL/Verilog HDL綜合軟件， 由Synplicity公司出品。 NC-Verilog/NC-VHDL： Cadence公司出品， 它是很

11、好的Verilog/VHDL仿真工具， 其中NC-Verilog的前身是著名的Verilog仿真軟件Verilog-XL。 第第4 4章章 第三方工具軟件第三方工具軟件 Active HDL： VHDL/Verilog HDL仿真軟件， 簡單易用， 由Aldec公司出品。 StateCAD： 狀態(tài)機(jī)設(shè)計(jì)軟件， 通過畫框圖可自動(dòng)生成狀態(tài)機(jī)的VHDL、 Verilog HDL、 或AHDL源代碼文件。 第第4 4章章 第三方工具軟件第三方工具軟件 X-HDL： 可實(shí)現(xiàn)VHDL和Verilog語言的相互自動(dòng)轉(zhuǎn)化。 Visual VHDL / Visual Verilog： 可視化的HDL/Veril

12、og編輯工具， 功能類似于Renoir。 第三方綜合軟件的主要功能就是對HDL語言的源文件進(jìn)行邏輯綜合， 生成.edf的EDA工業(yè)標(biāo)準(zhǔn)文件。 然后在PLD廠家提供的開發(fā)工具軟件中調(diào)入.edf文件， 進(jìn)行編譯、 仿真、 器件編程等過程， 最終完成整個(gè)設(shè)計(jì)。 第第4 4章章 第三方工具軟件第三方工具軟件 HDL綜合軟件中最常用的主要有三個(gè)： FPGA Express， LeonardoSpectrum和Synplify。 這三個(gè)軟件使用都很簡單， 只要選中文件， 定好目標(biāo)器件， 軟件運(yùn)行結(jié)束后， 再將輸出的.edf文件調(diào)入到MAX+PLUS或Quartus中進(jìn)行編譯， 即可生成器件編程文件。 本章

13、將介紹FPGA Express和LeonardoSpectrum這兩種軟件， 讀者可以舉一反三。 第第4 4章章 第三方工具軟件第三方工具軟件 4.2 FPGA Express開發(fā)工具軟件開發(fā)工具軟件 4.2.1 特點(diǎn) FPGA Express（FE）是主要FPGA和PLD結(jié)構(gòu)的強(qiáng)大綜合工具， 其特點(diǎn)有： 特定結(jié)構(gòu)的映射和優(yōu)化； 具有工業(yè)領(lǐng)先的綜合結(jié)果質(zhì)量(QoR)； 與Quartus的緊密結(jié)合； 支持工業(yè)標(biāo)準(zhǔn)的Verilog和VHDL； 第第4 4章章 第三方工具軟件第三方工具軟件 容易使用的設(shè)計(jì)流程和圖形用戶界面； 在定時(shí)跟蹤器（TimeTracker）中綜合了靜態(tài)延時(shí)分析； Vista（

14、可視化分析工具）包括與定時(shí)跟蹤器緊密聯(lián)系的原理圖； 強(qiáng)大的基于TCL的腳本語言。 第第4 4章章 第三方工具軟件第三方工具軟件 FPGA Express支持的Altera公司的PLD器件有： ACEX1K、 APEX20K、 APEX20KE； FLEX6000、 FLEX 8000、 FLEX 10K、 FLEX 10KA、 FLEX 10KB、 FLEX 10KE； MAX3000A、 MAX7000、 MAX 7000A、 MAX 7000AE、 MAX 7000E、 MAX 7000S、 MAX 9000。 第第4 4章章 第三方工具軟件第三方工具軟件 FPGA Express的輸出文

15、件格式為： EDIF + LMF + TCL (Quartus)； EDIF + ACF + LMF (MAX+PLUS)。 第第4 4章章 第三方工具軟件第三方工具軟件 圖 4.1 FPGA Express界面 工具條代表從左至右的設(shè)計(jì)流程提示條對接下來的邏輯步驟提供幫助設(shè)計(jì)源窗口顯示所有的設(shè)計(jì)文件芯片實(shí)現(xiàn)窗口列舉第第4 4章章 第三方工具軟件第三方工具軟件 4.2.2 設(shè)計(jì)流程 FPGA Express的軟件界面如圖4.1所示。 該軟件有兩種工作模式： 為獲得最快結(jié)果的按鈕（Push-Button）模式和為獲得最優(yōu)性能的約束條件（Constraint）模式。 1. 按鈕模式 所謂按鈕模式，

16、 就是所有命令都采用鼠標(biāo)點(diǎn)擊快捷工具條的方式啟動(dòng)， 基本上不輸入?yún)?shù)， FPGA Express就能快速完成整個(gè)綜合過程的一種方式。 將鼠標(biāo)放在快捷工具圖標(biāo)上就自動(dòng)顯示該圖標(biāo)的功能， 實(shí)際上工具圖標(biāo)的功能在菜單中均有相應(yīng)的命令項(xiàng)。 第第4 4章章 第三方工具軟件第三方工具軟件 1) 建立新項(xiàng)目 點(diǎn)擊New Project快捷工具按鈕， 在Name對話框中輸入所要建立的項(xiàng)目名如demo， 然后點(diǎn)擊Creat按鈕， FPGA Express就建立一個(gè)名為demo的目錄， 在該目錄下保存demo.exp項(xiàng)目名和其它中間文件， 如圖4.2所示。 第第4 4章章 第三方工具軟件第三方工具軟件 圖 4.2

17、 建立新項(xiàng)目 第第4 4章章 第三方工具軟件第三方工具軟件 2) 分析 點(diǎn)擊Add Source Files快捷工具按鈕添加源文件， FPGA Express在添加HDL源文件的過程中自動(dòng)對它們進(jìn)行分析， 分析的結(jié)果在錯(cuò)誤告警信息欄中顯示， 如圖4.3所示。 雙擊錯(cuò)誤信息， 顯示該錯(cuò)誤信息源， 并對相應(yīng)的語法錯(cuò)誤進(jìn)行說明， 然后在右邊的編輯窗口中進(jìn)行修改， 如圖4.4所示。 第第4 4章章 第三方工具軟件第三方工具軟件 圖4.3 分析 直接拖動(dòng)源文件（EDIF、Verilog、VHDL）到設(shè)計(jì)窗口FE自動(dòng)進(jìn)行分析，在信息窗口顯示分析結(jié)果第第4 4章章 第三方工具軟件第三方工具軟件 圖4.4 調(diào)

18、試 第第4 4章章 第三方工具軟件第三方工具軟件 3) 器件實(shí)現(xiàn)與優(yōu)化 點(diǎn)擊Create Implementation工具按鈕， 選擇目標(biāo)器件的過程如圖4.5所示。 然后點(diǎn)擊OK按鈕， FPGA Express初步映射到指定的Altera器件并進(jìn)行優(yōu)化， 其結(jié)果界面如圖4.6所示。 第第4 4章章 第三方工具軟件第三方工具軟件 圖4.5 選擇目標(biāo)器件 1.從工具條中選擇頂層模塊2.在對話框中指定器件系列、器件、速度級別、時(shí)鐘頻率等4.選擇略過約束條件輸入項(xiàng)，不優(yōu)化其它的約束條件3.選擇優(yōu)化項(xiàng)第第4 4章章 第三方工具軟件第三方工具軟件 圖4.6 優(yōu)化結(jié)果 被詳細(xì)說明被優(yōu)化第第4 4章章 第三方

19、工具軟件第三方工具軟件 圖4.7 在Quartus或Quartus中布線 第第4 4章章 第三方工具軟件第三方工具軟件 4) 在Quartus或Quartus中布線（Place and Route） 右擊一個(gè)被優(yōu)化過的芯片， 在彈出菜單中選擇Place and Route Chip項(xiàng)， 如圖4.7所示。 FPGA Express產(chǎn)生.edf、 .lmf、 .tcl文件， 并在背景中啟動(dòng)Quartus或Quartus（僅因?yàn)橛行繕?biāo)器件為APEX20K/E）。 將綜合結(jié)果.edf文件作為設(shè)計(jì)源文件進(jìn)行編譯、 仿真、 定時(shí)分析及器件編程，完成整個(gè)系統(tǒng)的設(shè)計(jì)過程（參考第 3 章介紹的Quartus

20、開發(fā)軟件）。第第4 4章章 第三方工具軟件第三方工具軟件 5) 在MAX+PLUS中布線（Place and Route） 如果有效目標(biāo)器件為Altera的其它器件， 并且MAX+PLUS支持， 則在MAX+PLUS中布線。其方法為： 右擊一個(gè)被優(yōu)化過的芯片， 在彈出菜單中選擇Export Netlist項(xiàng)， 利用輸出目錄作為MAX+PLUS的項(xiàng)目目錄， 然后點(diǎn)擊OK按鈕。 該過程如圖4.8所示邏輯綜合完成后可在MAX+PLUS中， 將該.edf文件作為MAX+PLUS 的設(shè)計(jì)源文件， 并將該文件設(shè)置為當(dāng)前項(xiàng)目， 然后進(jìn)行編譯、 仿真、 定時(shí)分析及器件編程， 最終完成整個(gè)系統(tǒng)的設(shè)計(jì)過程（參考第

21、 3 章MAX+PLUS開發(fā)軟件）。 第第4 4章章 第三方工具軟件第三方工具軟件 圖4.8 在MAX+PLUS中布線第第4 4章章 第三方工具軟件第三方工具軟件 2. 約束條件模式 約束條件模式的前三個(gè)步驟包括建立新項(xiàng)目、 添加源文件進(jìn)行分析、 選擇目標(biāo)器件， 它們同按鈕模式一樣， 在Quartus和MAX+PLUS中布線的過程也與按鈕模式一樣， 這里不再重復(fù)說明。 與按鈕模式不同之處就是第三步中的編輯約束條件， 編輯約束條件方法是這樣的，即在圖4.5所示的Create Implementation對話框中選擇目標(biāo)器件后， 不選擇Skip ConstraintEntry項(xiàng)， 僅創(chuàng)建芯片的詳細(xì)

22、說明， 第第4 4章章 第三方工具軟件第三方工具軟件 點(diǎn)擊OK按鈕， 然后在圖4.9所示的被詳細(xì)說明的芯片中點(diǎn)擊右鍵， 在彈出菜單中選擇Edit Constraints項(xiàng)。 設(shè)計(jì)人員可以在數(shù)據(jù)表中輸入各種約束條件， 包括時(shí)鐘、 路徑、 端口、 模塊、 寄存器（僅針對APEX20K/E）、 Altera選項(xiàng)。 第第4 4章章 第三方工具軟件第三方工具軟件 圖4.9 編輯約束條件 第第4 4章章 第三方工具軟件第三方工具軟件 1) 編輯時(shí)鐘 點(diǎn)擊Clocks項(xiàng)， 輸入時(shí)鐘波形或選擇定義時(shí)鐘， 可取代缺省時(shí)鐘波形， 并在時(shí)鐘約束條件表中指定時(shí)鐘頻率， 如圖4.10所示。 第第4 4章章 第三方工具軟

23、件第三方工具軟件 圖4.10 編輯時(shí)鐘 第第4 4章章 第三方工具軟件第三方工具軟件 2) 編輯路徑 點(diǎn)擊Paths， 在路徑約束條件表中指定定時(shí)約束條件， 作為進(jìn)行定時(shí)分析的各組之間的延時(shí)。 缺省的路徑延時(shí)是從時(shí)鐘波形開始計(jì)算的， 設(shè)計(jì)人員可選擇一個(gè)已經(jīng)存在的延時(shí)值并輸入一個(gè)新值來取代缺省值， 如圖4.11所示。 第第4 4章章 第三方工具軟件第三方工具軟件 圖4.11 編輯路徑 第第4 4章章 第三方工具軟件第三方工具軟件 進(jìn)行定時(shí)分析的各組包括： 具有公共定時(shí)分析的寄存器組與（或者）端口組； 被FPGA Express自動(dòng)識別的； 一組中所有輸出端口（和輸入端口）； 一組中被相同邊沿的公

24、共時(shí)鐘觸發(fā)的所有觸發(fā)器； 一組中被一個(gè)具有相同值的公共信號使能的所有鎖存器。 第第4 4章章 第三方工具軟件第三方工具軟件 圖4.12 進(jìn)行定時(shí)分析各組示意圖 c1c2c2c2c2 c2c2 c1inoutin c2c2 outc1 c2D QD Q12345D QD Q第第4 4章章 第三方工具軟件第三方工具軟件 3) 編輯路徑下的子路徑 子路徑被用來定義點(diǎn)到點(diǎn)的定時(shí)約束條件或多個(gè)時(shí)鐘周期的路徑， 其示意圖如圖4.13所示。 其設(shè)置步驟如下： 在路徑列表中高亮度選中子路徑， 右擊鼠標(biāo)， 在彈出菜單中選中New Sub path項(xiàng)， 如圖4.14所示。 第第4 4章章 第三方工具軟件第三方工具

25、軟件 圖4.13 子路徑示意圖 DQDQcDQcenCEDQDQcDQcQcD第第4 4章章 第三方工具軟件第三方工具軟件 圖4.14 編輯子路徑 1.雙擊高亮度顯示源單元和目標(biāo)單元以形成新的路徑2.輸入子路徑名及所希望的延時(shí)第第4 4章章 第三方工具軟件第三方工具軟件 4) 編輯端口 點(diǎn)擊Ports， 出現(xiàn)如圖4.15所示數(shù)據(jù)表， 在端口約束條件表中指定輸入輸出延時(shí)。 一個(gè)輸入端口或雙向端口的輸入延時(shí)指的是從該端口到定時(shí)分析組的最大延時(shí)， 一個(gè)輸出端口或雙向端口的輸出延時(shí)指的是從定時(shí)分析組到該端口的最大延時(shí)。 Use I/O Registers指定被用在一個(gè)端口的最快的I/O寄存器（對ACE

26、X、 MAX、 FLEX有效， 在FPGA Express 3.5中才對APEX20K/E有效 ）。 Slew Rate用于對一個(gè)輸出或雙向端口指定快或慢的擺率。 Pad Locations用于對一個(gè)端口指定引腳位置， FPGA Express不檢查引腳數(shù)字的有效性。 第第4 4章章 第三方工具軟件第三方工具軟件 圖4.15 編輯端口 第第4 4章章 第三方工具軟件第三方工具軟件 圖4.16 編輯模塊 第第4 4章章 第三方工具軟件第三方工具軟件 5) 編輯模塊 點(diǎn)擊Modules， 出現(xiàn)如圖4.16所示數(shù)據(jù)表， 設(shè)計(jì)人員可以在模塊約束條件表中指定層次約束條件。 Dont Touch能防止Mo

27、dule/Entity/Instance被優(yōu)化， 在HDL程序中可以為設(shè)計(jì)映射指定Dont Touch， 其格式如下： 第第4 4章章 第三方工具軟件第三方工具軟件 對于Verilog語言 module mapped-design (a, b); /synopsys attribute fpga-dont-touch true 對于VHDL語言 attribute fpga-dont-touch : string; attribute fpga-dont-touch of mapped-design : label is true; Dont Touch的選項(xiàng)包括True、 False、 Tr

28、ue 、 False、 Inherit和Inherit 。 第第4 4章章 第三方工具軟件第三方工具軟件 6) 編輯寄存器 點(diǎn)擊Registers， 出現(xiàn)如圖4.17所示數(shù)據(jù)表， 寄存器自動(dòng)顯示在寄存器約束條件表中， 設(shè)計(jì)人員可以對單個(gè)寄存器設(shè)置最大扇出。 寄存器編輯功能僅針對APEX20K/E有效， 它可以避免布線的擁擠。 寄存器復(fù)制功能允許對寄存器最大扇出進(jìn)行控制， 但寄存器的高扇出一般會引起較長的延時(shí)， 其示意圖如圖4.18所示。 第第4 4章章 第三方工具軟件第三方工具軟件 圖4.17 編輯寄存器 第第4 4章章 第三方工具軟件第三方工具軟件 圖4.18 寄存器復(fù)制示意圖寄存器復(fù)制第第

29、4 4章章 第三方工具軟件第三方工具軟件 7) 編輯Altera選項(xiàng)點(diǎn)擊Altera Options， 出現(xiàn)如圖4.19所示選項(xiàng)。 第第4 4章章 第三方工具軟件第三方工具軟件 圖4.19 編輯Altera選項(xiàng)僅對FLEX器件有效僅在Altera 版的 FPGACompiler 中有效第第4 4章章 第三方工具軟件第三方工具軟件 8) 輸入、 輸出約束條件 在File菜單中選中Import Constraints或者Export Constraints項(xiàng)， 如圖4.20所示。 輸出約束條件是從當(dāng)前激活的實(shí)現(xiàn)（implementation）中保存約束條件、 屬性及指定的選項(xiàng)到一個(gè).exc文件，

30、而輸入約束條件則是將.exc文件中的信息應(yīng)用到當(dāng)前激活的實(shí)現(xiàn)（implementation）中。 第第4 4章章 第三方工具軟件第三方工具軟件 圖4.20 輸入輸出約束條件 輸入約束條件輸出約束條件第第4 4章章 第三方工具軟件第三方工具軟件 4.2.3 設(shè)計(jì)分析 設(shè)計(jì)分析包括綜合了靜態(tài)定時(shí)分析器的定時(shí)跟蹤器和具有關(guān)鍵路徑分析的原理圖查看器。 1. 定時(shí)跟蹤器 右擊一個(gè)被優(yōu)化過的芯片， 在彈出菜單中選擇View Results， 在時(shí)鐘項(xiàng)中估計(jì)不滿足要求的定時(shí)用紅色顯示。 點(diǎn)擊Paths， 每選擇一條特別的路徑就顯示所有有關(guān)的邏輯層， 如圖4.21所示。 第第4 4章章 第三方工具軟件第三方工

31、具軟件 選擇Ports， 端口約束條件表顯示所有的輸入輸出延時(shí)信息。 選擇Modules， 模塊約束條件表提供面積信息， 面積的大小是根據(jù)LCELL的數(shù)目定義的。 第第4 4章章 第三方工具軟件第三方工具軟件 圖4.21 定時(shí)跟蹤器 第第4 4章章 第三方工具軟件第三方工具軟件 2. 原理圖查看 右擊任何一個(gè)芯片， 在彈出菜單中選擇View Schematic， 如圖4.22所示。 如果要將詳細(xì)說明的原理圖與被優(yōu)化后的原理圖進(jìn)行對比， 可使用查看工具條進(jìn)行仔細(xì)觀察， 如圖4.23 所示。 軟件可對關(guān)鍵路徑進(jìn)行分析， 如圖4.24所示， 還可在View菜單中選擇Find Schematic Ob

32、ject， 在原理圖中找到目標(biāo)LCELL。 第第4 4章章 第三方工具軟件第三方工具軟件 圖4.22 原理圖查看 第第4 4章章 第三方工具軟件第三方工具軟件 圖4.23 優(yōu)化前后對比 詳細(xì)說明的原理圖被優(yōu)化后的原理圖查看區(qū)域控制層次控制 扇入扇出顯示 跟蹤路徑第第4 4章章 第三方工具軟件第三方工具軟件 圖4.24 關(guān)鍵路徑分析 第第4 4章章 第三方工具軟件第三方工具軟件 4.2.4 FPGA腳本工具FST FPGA 腳本工具是一種基于TCL的腳本語言， 是利用書寫的語言命令來完成FPGA Express圖形用戶界面（GUI）所能完成的功能， 對交互式和批處理模式來說， 所有的GUI特征與

33、 FE-shell 命令是等效的。 GUI與FST分享共同的項(xiàng)目數(shù)據(jù)庫。 腳本語言的優(yōu)點(diǎn)是： 最大程度減少設(shè)計(jì)人員的錯(cuò)誤， 容易維護(hù)， 而且對重復(fù)運(yùn)行來說是真正的批處理模式。 腳本語言舉例說明如下， 右邊的中文說明是為了與圖形用戶界面GUI功能進(jìn)行對比。 第第4 4章章 第三方工具軟件第三方工具軟件 define variables 定義變量 set project demo 建立設(shè)計(jì)環(huán)境set design-dir c:/demoset target APEX20Kset device AUTOset speed FASTESTset chip microset top-level micr

34、oset opt-chip format %s-Optimized $chipset netlist-dir $design-dir/outputs 第第4 4章章 第三方工具軟件第三方工具軟件 create project 建立新項(xiàng)目， 與GUI界面的New Project 按鈕具有相同的功能create-project $project open project 打開項(xiàng)目， 與GUI界面的Open Project 按鈕具有相同的功能open-project $project add source files 向項(xiàng)目添加源文件， 與GUI界面的Add Sources按鈕具有相同的功能第第4

35、4章章 第三方工具軟件第三方工具軟件 add-file $design-dir/tim-hier.vhd add-file $design-dir/counter4.vhdadd-file $design-dir/display.vhdadd-file $design-dir/micro.vhdadd-file $design-dir/micro-st.vhdadd-file $design-dir/convsegs.vhd analyze source files 分析源文件， 在GUI中自動(dòng)完成第第4 4章章 第三方工具軟件第三方工具軟件 analyze-file-progress ela

36、borate design 詳細(xì)說明設(shè)計(jì)， 與Create Implementation按鈕具有相同的功能create-chip-preserve-frequency 50-progress -target $target -device $device -speed $speed -name $chip $top 輸入約束條件 specify current implementation 指定當(dāng)前的實(shí)現(xiàn)， 與Selecting an Implementation具有相同的功能 第第4 4章章 第三方工具軟件第三方工具軟件 current-chip $chip specify fast i/o

37、 registers on all pins 在所有引腳上指定快速輸入輸出寄存器set fast-io-reg get-port $chip/*set-pad-register TRUE $fast-io-reg specify fast slew rate on all outputs在所有輸出上指定快速擺率第第4 4章章 第三方工具軟件第三方工具軟件 set fast-slew get-port -out $chip/*set-pad-slew-rate FAST $fast-slew specify period, rise time, fall time for each clock

38、為每個(gè)時(shí)鐘指定周期、 上升沿時(shí)間和下降沿時(shí)間set-clock -period 10 -rise 0 -fall 5 clk-1set-clock -period 20 -rise 0 -fall 10 clk-2set-clock -period 30 -rise 0 -fall 15 clk-3 specify individual delays第第4 4章章 第三方工具軟件第三方工具軟件 set-max-delay -path (I):(O) 10set-max-delay -path (I):(RC, clk-1) 10set-max-delay -path (RC, clk-1):(

39、O) 10set-max-delay -path (RC, clk-1):(RC, clk-1) 10 optimize design 優(yōu)化設(shè)計(jì)optimize-chip -progress -name $opt-chip export netlists for place-and-route 輸出網(wǎng)表文件 第第4 4章章 第三方工具軟件第三方工具軟件 export-chip -progress -dir $netlist-dir close FE project 關(guān)閉FE項(xiàng)目， 后面可跟布線命令 close-project 用戶可在GUI中輸出fe-shell腳本。 右擊芯片， 在彈出菜單中

40、選擇Export FPGA Script， 如圖4.25所示。 在線幫助為Help / Help Topics/ Index / Type Scripting。 第第4 4章章 第三方工具軟件第三方工具軟件 圖4.25 在GUI中輸出腳本 第第4 4章章 第三方工具軟件第三方工具軟件 4.2.5 提示與技巧 (1) 在FPGA Express中有一些選項(xiàng)， 可在分析綜合前對其進(jìn)行設(shè)置。 在菜單中選擇Options， 出現(xiàn)Options對話框的General子項(xiàng)， 如圖4.26所示， 然后進(jìn)行選擇。 (2) 點(diǎn)擊Project， 出現(xiàn)如圖4.27所示選擇子項(xiàng)。 FSM選項(xiàng)僅針對VHDL設(shè)計(jì)， V

41、erilog 預(yù)處理器FSM (ifdef， else， endif)是針對有條件的編譯。 第第4 4章章 第三方工具軟件第三方工具軟件 圖4.26 綜合選項(xiàng)對話框 第第4 4章章 第三方工具軟件第三方工具軟件 圖4.27 Project選擇子項(xiàng) 第第4 4章章 第三方工具軟件第三方工具軟件 (3) 點(diǎn)擊Optimization， 出現(xiàn)如圖4.28所示選擇子項(xiàng)。 Merge Duplicate Register（合并復(fù)制的寄存器）就是去掉多余的寄存器， Register Duplicate（寄存器復(fù)制）是為寄存器的所有輸出中的每一個(gè)輸出均單獨(dú)指定一個(gè)寄存器。第第4 4章章 第三方工具軟件第三方

42、工具軟件 圖4.28 Optimization選擇子項(xiàng) 第第4 4章章 第三方工具軟件第三方工具軟件 4.3 LeonardoSpectrum開發(fā)工具軟件開發(fā)工具軟件 LeonardoSpectrum軟件運(yùn)行界面如圖4.29所示， 該軟件有三種邏輯綜合方式： SynthesisWizard（綜合向?qū)В?Quick Setup（快速完成）、 FlowTabs（詳細(xì)流程）方式。 具體采用哪種方式可點(diǎn)擊工具欄快捷圖標(biāo)或從Tools菜單中選擇， 如圖4.30所示。 第第4 4章章 第三方工具軟件第三方工具軟件 圖4.29 LeonardoSpectrum軟件界面 菜單欄PLD 公司名信息窗口流程符號

43、工具欄第第4 4章章 第三方工具軟件第三方工具軟件 圖4.30 邏輯綜合的三種方式 2.快速完成方式1.綜合向?qū)Х绞?.高級詳細(xì)流程方式第第4 4章章 第三方工具軟件第三方工具軟件 綜合向?qū)Х绞绞亲詈唵蔚姆绞健?快速完成方式的功能與綜合向?qū)Х绞揭粯樱?只是從菜單中選擇命令完成。 詳細(xì)流程方式選中后出現(xiàn)數(shù)據(jù)表格， 包括Technology、 Input、 Constraints、 Optimize、 Output與Physical等六個(gè)子項(xiàng)， 點(diǎn)擊每一個(gè)子項(xiàng)就可進(jìn)行相應(yīng)的設(shè)置及參數(shù)輸入， 其過程與綜合向?qū)Х绞揭粯樱?只是Constraints子項(xiàng)的選項(xiàng)要多一些。 第第4 4章章 第三方工具軟件第

44、三方工具軟件 如果會使用綜合向?qū)Х绞剑?也就會使用其它兩種方式， 因此， 在這里只介紹SynthesisWizard（綜合向?qū)В┓绞健?如果是第一次使用LeonardoSpectrum軟件， 建議采用綜合向?qū)Х绞剑?該方式共分四步。 在每一步中都包含以下按鈕： 幫助（得到進(jìn)一步幫助）、 取消（退出綜合向?qū)В?上一步（返回到綜合向?qū)У那耙徊剑?用戶可在設(shè)置過程中隨時(shí)點(diǎn)擊這些按鈕進(jìn)行選擇。 第第4 4章章 第三方工具軟件第三方工具軟件 1. 指定技術(shù)庫 選擇Synthesis Wizard（綜合向?qū)В┓绞胶螅?出現(xiàn)如圖4.31所示器件設(shè)置對話框。 第第4 4章章 第三方工具軟件第三方工具軟件 圖4.31 指定技術(shù)庫 3.選擇一個(gè)器件系列6.選擇下一步4.從下拉列舉中選擇器件5.從下拉列舉中選擇速度級別2.點(diǎn)擊ASIC 或FPGA 擴(kuò)展器件樹1.點(diǎn)擊技術(shù)商標(biāo)打開公司網(wǎng)頁第第4 4章章 第三方工具軟件第三方工具軟件 2. 輸入文件 在如圖4.32所示對話框中， 首先設(shè)置工作目錄。 點(diǎn)擊“設(shè)置工作目錄”按鈕， 出現(xiàn)如圖4.33所示對話框， 工作目錄底下將保存所有的輸出文件。 然后點(diǎn)擊輸入文件按鈕， 出現(xiàn)如圖4.34所示對話框。 Encoding選項(xiàng)是為狀態(tài)機(jī)選擇編碼方式。 如選中Resource Shari