嵌入式SATA存儲系統(tǒng)的研究

1、    嵌入式SATA存儲系統(tǒng)的研究        陳曉東1,2，蘇宛新1，王化龍1 時間:2008年11月04日     字 體: 大 中 小        關(guān)鍵詞:        摘 要：關(guān)鍵詞： SATA；Virtex-5；FPGA；硬盤存儲；嵌入式系統(tǒng)?1 SATA2.5

2、協(xié)議的性能與結(jié)構(gòu)1.1 各種硬盤存儲接口的比較通常硬盤根據(jù)接口類型進(jìn)行分類。硬盤接口主要分為：IDE（ATA）、Serial ATA（SATA）、SCSI、Serial Attached SCSI（SAS）和Fiber Channel（FC），此外還存在IEEE1394、USB等。IDE、SCSI采用的是并行總線接口，隨著技術(shù)要求的不斷提高，并行技術(shù)的種種問題如信號扭曲和串?dāng)_、電纜和連接器的反射、設(shè)備的尋址能力有限等都已成為提高其數(shù)據(jù)吞吐能力的障礙。FC、SAS和SATA采用串行技術(shù)，克服了并行技術(shù)存在的缺點(diǎn)，大大提高了速度、可靠性和可擴(kuò)展性。而SATA硬盤相對于FC和SAS硬盤具有很大的價(jià)格

3、優(yōu)勢，并且與SAS接口兼容。1.2 SATA2.5協(xié)議的基本性能11.3 SATA2.5協(xié)議的體系結(jié)構(gòu)SATA2.5采用四層結(jié)構(gòu)：應(yīng)用層、傳輸層、鏈接層和物理層。其中，應(yīng)用層負(fù)責(zé)所有ATA命令的執(zhí)行，包括對控制命令模塊寄存器的訪問；傳輸層負(fù)責(zé)在主機(jī)和硬盤設(shè)備之間以幀信息結(jié)構(gòu)（FIS）的形式傳輸控制命令和數(shù)據(jù)；鏈接層負(fù)責(zé)對數(shù)據(jù)進(jìn)行8/10編解碼，根據(jù)需要從結(jié)構(gòu)幀中提取有效數(shù)據(jù)，或者將控制字插入到結(jié)構(gòu)幀當(dāng)中；物理層負(fù)責(zé)在串行數(shù)據(jù)線上傳輸已編碼的數(shù)據(jù)。2 Virtex-5 FPGA芯片簡介2Virtex-5系列FPGA芯片23 SATA2.5協(xié)議在FPGA上的實(shí)現(xiàn)343.1 鏈接層在FPGA內(nèi)的實(shí)現(xiàn)

4、?在核時鐘域里，數(shù)據(jù)寬度是32位；而在PHY時鐘域里，數(shù)據(jù)寬度是10位。在發(fā)送過程中，異步接口每四個PHY時鐘發(fā)送一次雙字，每個PHY時鐘內(nèi)一個8位數(shù)據(jù)塊通過8b/10b編碼器生成10位數(shù)據(jù)塊，并被連續(xù)串行發(fā)送到物理層。接收過程剛好與此相反。原語是由雙字組成的實(shí)體，用于控制和提供串行連接的狀態(tài)。在FPGA內(nèi)部，原語專門由原語發(fā)生器提供，主控制器根據(jù)上層命令控制原語的產(chǎn)生。CRC發(fā)生器多項(xiàng)式為：?FPGA內(nèi)需設(shè)置一個線性循環(huán)移位寄存器（LFSR），在檢驗(yàn)過程中與傳輸數(shù)據(jù)進(jìn)行異或，LFSR內(nèi)部多項(xiàng)式為：3.2 傳輸層在FPGA內(nèi)的實(shí)現(xiàn)傳輸層在發(fā)送過程中將數(shù)據(jù)和控制信號打包為FIS，在接收過程中分解

5、接收到的FIS。如圖2所示，F(xiàn)PGA內(nèi)部設(shè)置了一個FIFO，數(shù)據(jù)的接收和發(fā)送過程都通過同一個FIFO通道。Wishbone總線是一種片上系統(tǒng)互聯(lián)規(guī)范，該規(guī)范給片內(nèi)的各部分以及IP核之間的互聯(lián)定義了一種通用的接口，由此提高了設(shè)計(jì)的可靠性和可移植性。圖中的Wishbone從接口與應(yīng)用層的Wishbone主接口通信，過程方便可靠。Shadow寄存器用于轉(zhuǎn)送命令到設(shè)備端，或者記錄設(shè)備端的狀態(tài)。狀態(tài)和控制寄存器包含了一系列的寄存器，用于控制接口并且檢索接口狀態(tài)信息。?3.3 SATA與XC5VLX30T的接口及仿真5SATA接口數(shù)據(jù)線由7根信號線組成。在主機(jī)端，1至7號線依次為GND、Tx+、Tx-、G

6、ND、Rx+、Rx-和GND。其中，Tx+和Tx-組成低壓差分發(fā)送信號對，分別與XC5VLX30T的MGTTXP和MGTTXN引腳相連；Rx+和Rx-組成低壓差分接收信號對，分別與XC5VLX30T的MGTRXP和MGTRXN引腳相連。6-8和分別與XC5VLX30T 的GTP專用差分時鐘輸入引腳MGTREFCLKP和MGTREFCLKN相連。? 隨著FPGA邏輯單元的不斷增多、內(nèi)存容量的不斷增大、主頻的不斷提高，許多以前只能在專用芯片上才能實(shí)現(xiàn)的功能，現(xiàn)在都可以集成到一片F(xiàn)PGA內(nèi)部來完成。例如圍繞著一片Virtex-5 FXT可以搭建涵蓋圖像采集、顯示、處理、存儲、通信等功能的系統(tǒng)。SAT

7、A作為一項(xiàng)正蓬勃發(fā)展的存儲技術(shù)，與FPGA技術(shù)結(jié)合之后可以極大地提高其本身的應(yīng)用范圍，特別是為一些脫離PC機(jī)的嵌入式系統(tǒng)實(shí)現(xiàn)高速、穩(wěn)定、價(jià)格較低的存儲功能提供一種新的有效途徑。參考文獻(xiàn)1 SATA-IO.Serial ATA International Organization：Serial ATA Revision 2.5Z.USA：SATA-IO，2005.2 Xilinx Inc.Virtex-5 User GuideZ.USA：Xilinx Inc，2006.3 徐光輝，程東旭，黃如.基于FPGA的嵌入式開發(fā)與應(yīng)用M.北京：電子工業(yè)出版社，2006.4 Wayne Wolf.FPGA-Based System DesignM.USA：Prentice Hall PTR，2005.5 Xilinx Inc.Virtex-5 RocketIO GTP Transceiver User GuideZ.USA：Xilinx Inc，2006.6 IDT Inc.FemtoclockTM Crystal-to-LVDS Clock Generator?ICS844071Z.USA：IDT Inc，2006.7 Xilin