EDA實驗報告(兩位十六進(jìn)制計數(shù)器)

1、計算機(jī) 09-3 班鄭秀楓09081311實驗二兩位十六進(jìn)制計數(shù)器一、實驗?zāi)康?、 繼續(xù)熟悉 Quartus 環(huán)境2、 熟練掌握 VHDL語言設(shè)計流程3、 了解 Verilog 語言的基本使用4、 熟悉 DE2開發(fā)板上的時鐘信號就LED顯示器的使用二、實驗任務(wù)1、 完成第三章最后的實例，用FPGA上的 50M 信號7 段數(shù)碼管顯示兩位16 進(jìn)制數(shù)， clk 輸入用2、 用 Verilog HDL實現(xiàn) SW輸入 4 位二進(jìn)制數(shù)，用 7 段數(shù)碼管按十進(jìn)制顯示輸出同時用 LED燈顯示三、實驗步驟1、用 VHDL實現(xiàn)兩位 16 進(jìn)制計數(shù)器（1） 新建 VHDL源文件，命名為 cn4e.vhd，設(shè)計實現(xiàn)

2、一位 16 進(jìn)制計數(shù)器，其代碼如圖 2-1 所示。計算機(jī) 09-3 班鄭秀楓09081311圖 2-1圖 2-2（2） 新建 VHDL源文件，命名為vhdl2s，設(shè)計實現(xiàn)七段數(shù)碼管譯碼器，其代碼如圖 2-2 所示（3） 新建 VHDL源文件，命名為 fenpin ，設(shè)計實現(xiàn)分頻電路，將輸入的 50MHz 的時鐘信號變?yōu)?1Hz 的時鐘信號，其代碼如圖 2-3 所示圖 2-3圖 2-4（4） 新建VHDL 源文件，命名為my_pkg，將上三步實現(xiàn)的原件例化到my_pkg 程序包中，方便以后使用，其代碼如圖2-4 所示。（5） 新建 VHDL源文件，命名為 counter16，利用已經(jīng)例化的三個原

3、件實現(xiàn)兩位 16 進(jìn)制計數(shù)器及輸出到七段數(shù)碼管顯示的電路（如圖2-5），保存后將其設(shè)置為頂層文件，編譯查看是否有錯誤。圖 2-5（6） 新建波形文件，賦予每個輸入端口某種輸入信號，保存波形文件，進(jìn)行功能仿真，觀察輸出端波形與輸入信號關(guān)系是否正確。若不正確，查找問題所在并解決問題；若正確，則進(jìn)行管腳分配，分配完畢后再編譯一次使分配生效， 連接 DE2 開發(fā)板到電腦， 將文件下載到開發(fā)板計算機(jī) 09-3 班鄭秀楓09081311進(jìn)行驗證。2、用 Verilog實現(xiàn)十進(jìn)制數(shù)顯示（1） 新建 Verilog 源文件，實現(xiàn) SW 輸入 4 位二進(jìn)制數(shù)，用 7 段數(shù)碼管按十進(jìn)制顯示輸出同時用 LED燈顯示

4、，代碼如圖 2-6 所示圖 2-6（2） 編譯成功后，新建波形文件，賦予每個輸入端口某種輸入信號，保存波形文件，進(jìn)行功能仿真，觀察輸出端波形與輸入信號關(guān)系是否正確。若不正確，查找問題所在并解決問題；若正確，則進(jìn)行管腳分配，分配完畢后再編譯一次使分配生效，連接 DE2開發(fā)板到電腦，將文件下載到開發(fā)板進(jìn)行驗證。四、實驗現(xiàn)象1、 兩位 16 進(jìn)制計數(shù)器代碼下載到開發(fā)板之后， 會看到 1 號和 0 號七段數(shù)碼管每隔 1 秒就顯示一個數(shù)字，從00 到 FF，周而復(fù)始。2、 將顯示十進(jìn)制數(shù)程序下載到開發(fā)板，撥動 SW30，與之對應(yīng)的紅色 LED 燈就會亮起， 5 號和 4 號七段數(shù)碼管顯示與這個二進(jìn)制數(shù)對應(yīng)的十進(jìn)制數(shù)。計算機(jī) 09-3 班鄭秀楓