第3章多層次的存儲器

1、1第三章第三章 多層次的存儲器多層次的存儲器3.1存儲器概述3.2SRAM存儲器3.3DRAM存儲器3.4只讀存儲器和閃速存儲器3.5并行存儲器3.6Cache存儲器 3.7虛擬存儲器3.8奔騰系列機的虛存組織返回23.1 存儲器概述存儲器概述3.1.1 存儲器的分類3.1.2 存儲器的分級3.1.3 主存儲器的技術指標返回33.1.1 存儲器的分類存儲器的分類l按存儲介質分類：磁表面/半導體存儲器l按存取方式分類：隨機/順序存?。ù艓В﹍按讀寫功能分類：ROM，RAMlRAM：雙極型/MOSlROM：MROM/PROM/EPROM/EEPROMl按信息的可保存性分類：永久性和非永久性的l按存

2、儲器系統(tǒng)中的作用分類：內部存儲器、外部存儲器1、按存儲介質分類l半導體存儲器(semi-conductor memory)：隨機存取存儲器（簡稱RAM）和只讀存儲器（只讀ROM）體積小、功耗低、存取時間短、易失性。l磁表面存儲器：磁盤、磁帶、磁鼓l磁芯存儲器：硬磁材料的環(huán)狀元件l光盤存儲器：激光、磁光3.1.1 存儲器的分類存儲器的分類1、按存儲介質分類按存儲介質分類2、按數據的可保存性分類、按數據的可保存性分類l隨機存儲器（Random Access Memory, RAM）l易失性l靜態(tài)隨機存儲器、動態(tài)隨機存儲器l只讀存儲器（Read Only Memory, ROM）l非易失性l掩膜型只

3、讀存儲器（ROM）、可編程只讀存儲器（PROM）、可擦除可編程只讀存儲器（EPROM）、電可擦除可編程只讀存儲器（EEPROM）2、按數據保存方式分類、按數據保存方式分類可擦除可編程只讀存儲器可擦除可編程只讀存儲器 EPROM紫外線接收窗紫外線接收窗2、按數據保存方式分類、按數據保存方式分類電可擦除可編程只讀存儲器（電可擦除可編程只讀存儲器（ EEPROM ）2、按數據保存方式分類、按數據保存方式分類Flash存儲器存儲器關于閃存關于閃存lFlash-ROM已經成為了目前最成功、最流行的一種固態(tài)內存，與EEPROM 相比具有讀寫速度快，而與RAM相比具有非易失、以及價廉等優(yōu)勢。lIntel于1

4、988年首先開發(fā)出NOR flash技術l芯片內執(zhí)行（XIP，eXecute In Place），不必再把代碼讀到系統(tǒng)RAM中。NOR flash讀速度較快，寫入和擦除速度較慢。l1989年東芝公司發(fā)表了NAND flash 技術lNAND 結構能提供極高的單元密度，可以達到高存儲密度，并且寫入和擦除的速度也很快，這也是為何所有的U盤都使用NAND閃存做為存儲介質的原因。應用NAND的困難在于閃存和需要特殊的系統(tǒng)接口。接口復雜。103.1.2 存儲器的分級存儲器的分級目前存儲器的特點是：速度快的存儲器價格貴，容量?。粌r格低的存儲器速度慢，容量大。 在計算機存儲器體系結構設計時，我們希望存儲器系

5、統(tǒng)的性能高、價格低，那么在存儲器系統(tǒng)設計時，應當在存儲器容量，速度和價格方面的因素作折中考慮，建立了分層次的存儲器體系結構如下圖所示。113.1.2 存儲器的分級存儲器的分級l高速緩沖存儲器簡稱cache，它是計算機系統(tǒng)中的一個高速小容量半導體存儲器。l主存儲器簡稱主存，是計算機系統(tǒng)的主要存儲器，用來存放計算機運行期間的大量程序和數據。l外存儲器簡稱外存，它是大容量輔助存儲器。CAI3.1.2 存儲器的分級存儲器的分級l寄存器l高速緩沖存儲器（cache）l主存儲器l輔助存儲器3.1.2 存儲器的分級存儲器的分級l寄存器l高速緩沖存儲器(Cache)l主存儲器l輔助存儲器為什么要采取為什么要采

6、取金字塔型層次金字塔型層次結構呢？結構呢？存儲器指標存儲器指標l存儲器有3個重要的指標：速度、容量和每位價格，一般來說，速度越快，位價越高；容量越大，位價越低，容量大，速度就越低。上述三者的關系：高高低低小小大大快快慢慢外存外存寄存器寄存器緩存緩存主存主存磁盤磁盤光盤光盤磁帶磁帶光盤光盤磁帶磁帶速度速度容量容量 價格價格 位位CPUCPU內存內存磁盤、磁帶、光盤磁盤、磁帶、光盤 高速緩沖存儲器（高速緩沖存儲器（CacheCache）Flash MemoryFlash Memory存存儲儲器器主存儲器主存儲器輔助存儲器輔助存儲器MROMMROMPROMPROMEPROMEPROMEEPROMEE

7、PROMRAMRAMROMROM靜態(tài)靜態(tài) RAMRAM動態(tài)動態(tài) RAMRAM存儲器分類總結存儲器分類總結二、存儲器的層次結構二、存儲器的層次結構1、存儲器各層位置及特點低低CPU主主存存硬硬盤盤光盤光盤磁帶磁帶控制器控制器運算器運算器寄存器寄存器cache二、存儲器的層次結構二、存儲器的層次結構1、存儲器各層位置及特點高高低低小小大大快快慢慢輔存輔存寄存器寄存器緩存緩存主存主存磁盤磁盤光盤光盤磁帶磁帶光盤光盤磁帶磁帶速度速度容量容量 價格價格 位位CPUCPU主機主機二、存儲器的層次結構二、存儲器的層次結構1、存儲器各層位置及特點高高低低小小大大快快慢慢輔存輔存寄存器寄存器緩存緩存主存主存磁盤

8、磁盤光盤光盤磁帶磁帶光盤光盤磁帶磁帶速度速度容量容量 價格價格 位位CPUCPU主機主機目標：高速度、大容量、低成目標：高速度、大容量、低成本。本。具體來說：具體來說：接近高速緩存的速度、接近輔接近高速緩存的速度、接近輔存的容量、接近輔存的平均每存的容量、接近輔存的平均每位成本。位成本。2、兩個主要層次、兩個主要層次l緩存主存層次主要解決速度匹配和成本問題l主存輔存層次主要解決速度、容量、成本問題緩存緩存CPU主存主存輔存輔存10 ns20 ns200 nsms地址空間地址空間l虛地址（邏輯地址）：程序員編程時采用的地址（相對地址），地址空間大于實際主存。l實地址（物理地址）：主存的實際地址虛

9、虛地地址址實實地地址址硬件：硬件：MMUMMU軟件：軟件：OSOS地址空間地址空間虛虛地地址址實實地地址址硬件：硬件：MMUMMU軟件：軟件：OSOS0 MOV AX, #41 MOV BX, #22 MOV CX, #63 JMP Label4 AND AX, #235 AND BX, #22Label:6SUB DX, AX20 MOV AX, #421 MOV BX, #222 MOV CX, #6JMP Lable 75 AND AX, #2376 AND BX, #2277 Lable:78 SUB DX, AX硬件：硬件：MMUMMU軟件：軟件：OSOS邏輯地址邏輯地址物理地址物理

10、地址存儲系統(tǒng)運行遵循的原理存儲系統(tǒng)運行遵循的原理(1)l程序運行的局部性原理l程序的局部性原理是指程序總是趨向于使用最近使用過的數據和指令，也就是說程序執(zhí)行時所訪問的存儲器地址分布不是隨機的，而是相對地簇集；這種簇集包括指令和數據兩部分。 l程序的時間局部性: 是指程序即將用到的信息可能就是目前正在使用的信息。 l程序的空間局部性: 是指程序即將用到的信息可能與目前正在使用的信息在空間上相鄰或者臨近。 存儲系統(tǒng)運行遵循的原理存儲系統(tǒng)運行遵循的原理(2)一致性原則和包含性原則一致性原則：同一個信息會同時存放于幾個層次的存儲器中，此時，該信息在幾個層次的存儲器中必須保持相同值。包含性原則：處于內層

11、（靠近CPU）存儲器中的信息一定包含在各外層的存儲器中，即內層存儲器中的全部信息一定是各外層存儲器信息中一小部分的副本。243.1.3主存儲器的技術指標主存儲器的技術指標l字存儲單元：存放一個機器字的存儲單元，相應的單元地址叫字地址。l字節(jié)存儲單元：存放一個字節(jié)的單元，相應的地址稱為字節(jié)地址。l存儲容量：指一個存儲器中可以容納的存儲單元總數。存儲容量越大，能存儲的信息就越多。253.1.3主存儲器的技術指標主存儲器的技術指標l存取時間又稱存儲器訪問時間：指一次讀操作命令發(fā)出到該操作完成，將數據讀出到數據總線上所經歷的時間。通常取寫操作時間等于讀操作時間，故稱為存儲器存取時間。l存儲周期：指連續(xù)

12、啟動兩次讀操作所需間隔的最小時間。通常，存儲周期略大于存取時間，其時間單位為ns。l存儲器帶寬：單位時間里存儲器所存取的信息量，通常以位/秒或字節(jié)/秒做度量單位。263.2 SRAM存儲器存儲器3.2.1 基本的靜態(tài)存儲元陣列3.2.2 基本的SRAM邏輯結構3.2.3 讀/寫周期波形圖 273.2 SRAM存儲器存儲器l主存（內部存儲器）是半導體存儲器。根據信息存儲的機理不同可以分為兩類：l靜態(tài)讀寫存儲器(SRAM)：存取速度快存取速度快l動態(tài)讀寫存儲器(DRAM)：存儲容量比存儲容量比SRAM大，大，單位價格便宜單位價格便宜。283.2.1 基本的靜態(tài)存儲元陣列基本的靜態(tài)存儲元陣列1、存儲

13、位元2、三組信號線l地址線l數據線l行線l列線l控制線CAI293.2.2 基本的基本的SRAM邏輯結構邏輯結構lSRAM芯大多采用雙譯碼方式，以便組織更大的存儲容量。采用了二級譯碼：將地址分成x向、y向兩部分如圖所示。CAI303.2.2 基本的基本的SRAM邏輯結構邏輯結構l存儲體（2561288）l通常把各個字的同一個字的同一位集成在一個芯片（32K1）中，32K位排成256128的矩陣。8個片子就可以構成32KB。l地址譯碼器l采用雙譯碼的方式（減少選擇線的數目）。lA0A7為行地址譯碼線lA8A14為列地址譯碼線313.2.2 基本的基本的SRAM邏輯結構邏輯結構l讀與寫的互鎖邏輯控

14、制信號中CS是片選信號，CS有效時（低電平），門G1、G2均被打開。OE為讀出使能信號，OE有效時（低電平），門G2開啟，當寫命令WE=1時（高電平），門G1關閉，存儲器進行讀操作。寫操作時，WE=0，門G1開啟，門G2關閉。注意，門G1和G2是互鎖的，一個開啟時另一個必定關閉，這樣保證了讀時不寫，寫時不讀。323.2.3 讀讀/寫周期波形圖寫周期波形圖l讀周期l讀出時間Taql讀周期時間Trcl寫周期l寫周期時間Twcl寫時間twdl存取周期l讀周期時間Trc=寫時間twdCAI33例例1：圖：圖3.5(a)是是SRAM的寫入時序圖。其中的寫入時序圖。其中R/W是讀是讀/寫命令控制線，當寫命

15、令控制線，當R/W線為低電平時，存儲器按給線為低電平時，存儲器按給定地址把數據線上的數據寫入存儲器。請指出圖定地址把數據線上的數據寫入存儲器。請指出圖3.5(a)寫入時序中的錯誤，并畫出正確的寫入時序圖。寫入時序中的錯誤，并畫出正確的寫入時序圖。CAI錯誤原因：錯誤原因：在寫存儲器期間，在寫存儲器期間，時序信號必須同步，當時序信號必須同步，當R/W 為低電平時，地址線和數據為低電平時，地址線和數據線必須保持不變。線必須保持不變。34CAI353.3 DRAM存儲器存儲器3.3.1 DRAM存儲位元的記憶原理3.3.2 DRAM芯片的邏輯結構3.3.3 讀/寫周期、刷新周期3.3.4 存儲器容量

16、的擴充3.3.5 高級的DRAM結構3.3.6 DRAM主存讀/寫的正確性校驗363.3.1 DRAM存儲位元的記憶原理存儲位元的記憶原理SRAM存儲器的存儲位元是一個觸發(fā)器，它具有兩個穩(wěn)定的狀態(tài)。而DRAM存儲器的存儲位元是由一個MOS晶體管和電容器組成的記憶電路，根據電容器上存儲電量的多少來表示1和0，當電容充滿電量時，代表存儲了1 ，當電容沒有電荷時代表0，具體如圖3.6所示。 373.3.1 DRAM存儲位元的記憶原理存儲位元的記憶原理CAI383.3.2 DRAM芯片的邏輯結構芯片的邏輯結構 下面我們通過一個例子來看一下動態(tài)存儲器的邏輯結構如圖。l圖3.7(a)示出1M4位DRAM芯

17、片的管腳圖，其中有兩個電源腳、兩個地線腳，為了對稱，還有一個空腳（NC）。393.3.2 DRAM芯片的邏輯結構芯片的邏輯結構CAI403.3.2 DRAM芯片的邏輯結構芯片的邏輯結構l圖3.7(b)是該芯片的邏輯結構圖。與SRAM不同的是：（1）增加了行地址鎖存器和列地址鎖存器。由于DRAM存儲器容量很大，地址線寬度相應要增加，這勢必增加芯片地址線的管腳數目。為避免這種情況，采取的辦法是分時傳送地址碼。若地址總線寬度為10位，先傳送地址碼A0A9，由行選通信號RAS打入到行地址鎖存器；然后傳送地址碼A10A19，由列選通信號CAS打入到列地址鎖存器。芯片內部兩部分合起來，地址線寬度達20位，

18、存儲容量為1M4位。413.3.2 DRAM芯片的邏輯結構芯片的邏輯結構l圖3.7(b)是該芯片的邏輯結構圖。與SRAM不同的是：（2）增加了刷新計數器和相應的控制電路。DRAM讀出后必須刷新，而未讀寫的存儲元也要定期刷新，而且要按行刷新，所以刷新計數器的長度等于行地址鎖存器。刷新操作與讀/寫操作是交替進行的，所以通過2選1多路開關來提供刷新行地址或正常讀/寫的行地址。423.3.3 讀讀/寫周期、刷新周期寫周期、刷新周期1、讀/寫周期l讀周期、寫周期的定義是從行選通信號RAS下降沿開始，到下一個RAS信號的下降沿為止的時間，也就是連續(xù)兩個讀周期的時間間隔。通常為控制方便，讀周期和寫周期時間相

19、等。CAI433.3.3 讀讀/寫周期、刷新周期寫周期、刷新周期2、 刷新周期 l刷新周期：DRAM存儲位元是基于電容器上的電荷量存儲，這個電荷量隨著時間和溫度而減少，因此必須定期地刷新，以保持它們原來記憶的正確信息。l刷新操作有兩種刷新方式：l集中式刷新:DRAM的所有行在每一個刷新周期中都被刷新。l例如刷新周期為8ms的內存來說，所有行的集中式刷新必須每隔8ms進行一次。為此將8ms時間分為兩部分：前一段時間進行正常的讀/寫操作，后一段時間（8ms至正常讀/寫周期時間）做為集中刷新操作時間。8ms8ms內集中安排所有刷新周期。內集中安排所有刷新周期。死區(qū)死區(qū)用在實時要用在實時要求不高的場求

20、不高的場合。合。 集中式刷新集中式刷新R/WR/W刷新刷新R/WR/W刷新刷新8ms8ms50ns50ns453.3.3 讀讀/寫周期、刷新周期寫周期、刷新周期2、 刷新周期 l刷新周期：DRAM存儲位元是基于電容器上的電荷量存儲，這個電荷量隨著時間和溫度而減少，因此必須定期地刷新，以保持它們原來記憶的正確信息。l刷新操作有兩種刷新方式：l分散式刷新:每一行的刷新插入到正常的讀/寫周期之中。l例如p72圖3.7所示的DRAM有1024行，如果刷新周期為8ms，則每一行必須每隔8ms1024=7.8us進行一次。 分散式刷新分散式刷新各刷新周期分散安排在存取周期中。各刷新周期分散安排在存取周期中

21、。R/WR/W刷新刷新R/WR/W刷新刷新100ns100ns用在低速系用在低速系統(tǒng)中。統(tǒng)中。8ms8ms 異步刷新異步刷新例例. .各刷新周期分散安排在各刷新周期分散安排在8ms8ms內。內。用在大多數計算機中。用在大多數計算機中。每隔一段時間刷新一行。每隔一段時間刷新一行。128128行行62.4 62.4 微秒微秒 每隔每隔62.462.4微秒提一次刷新請求，微秒提一次刷新請求，刷新一行；刷新一行；8 8毫秒內刷新完所有毫秒內刷新完所有行。行。R/WR/W刷新刷新R/WR/W刷新刷新R/WR/WR/WR/WR/WR/W62.4 62.4 微秒微秒62.4 62.4 微秒微秒62.4 62

22、.4 微秒微秒刷新請求刷新請求刷新請求刷新請求（DMADMA請求）請求）（DMADMA請求）請求）483.3.4 存儲器容量的擴充存儲器容量的擴充1、字長位數擴展給定的芯片字長位數較短，不滿足設計要求的存儲器字長，此時需要用多片給定芯片擴展字長位數。三組信號線中，地址線和控制線公用而數據線單獨分開連接。 d=設計要求的存儲器容量/選擇芯片存儲器容量 493.3.4 存儲器容量的擴充存儲器容量的擴充 例例2 2 利用利用1M1M4 4位的位的SRAMSRAM芯片，設計一個存儲容量芯片，設計一個存儲容量為為1M1M8 8位的位的SRAMSRAM存儲器。存儲器。 解：所需芯片數量=(1M8)/(1M

23、4)=2片設計的存儲器字長為8位，存儲器容量不變。連接的三組信號線與例相似，即地址線、控制線公用，數據線分高4位、低4位，但數據線是雙向的，與SRAM芯片的I/O端相連接。見書上圖3.9所示。503.3.4 存儲器容量的擴充存儲器容量的擴充2、字存儲容量擴展 l給定的芯片存儲容量較?。ㄗ謹瞪伲粷M足設計要求的總存儲容量，此時需要用多片給定芯片來擴展字數。三組信號組中給定芯片的地址總線和數據總線公用，控制總線中R/W公用，使能端EN不能公用，它由地址總線的高位段譯碼來決定片選信號。所需芯片數仍由（d=設計要求的存儲器容量/選擇芯片存儲器容量）決定。513.3.4 存儲器容量的擴充存儲器容量的擴

24、充 例例33利用利用1M1M8 8位的位的DRAMDRAM芯片設計芯片設計2M2M8 8位的位的DRAMDRAM存儲存儲器器解：所需芯片數d=（2M8）/（1M8）=2(片)設計的存儲器見書上圖3.10所示。字長位數不變，地址總線A0A19同時連接到2片DRAM的地址輸入端，地址總線最高位有A20、A20，分別作為兩片DRAM的片選信號，兩個芯片不會同時工作。523.3.4 存儲器容量的擴充存儲器容量的擴充3、存儲器模塊條 l存儲器通常以插槽用模塊條形式供應市場。這種模塊條常稱為內存條，它們是在一個條狀形的小印制電路板上，用一定數量的存儲器芯片，組成一個存儲容量固定的存儲模塊。如圖所示。l內存

25、條有30腳、72腳、100腳、144腳、168腳等多種形式。l30腳內存條設計成8位數據線，存儲容量從256KB32MB。l72腳內存條設計成32位數據總線l100腳以上內存條既用于32位數據總線又用于64位數據總線，存儲容量從4MB512MB。 533.3.5 高級的高級的DRAM結構結構1、FPM DRAM： 快速頁模式動態(tài)存儲器，它是根據程序的局部性原理來實現的。讀周期和寫周期中，為了尋找一個確定的存儲單元地址，首先由低電平的行選通信號RAS確定行地址，然后由低電平的列選信號CAS確定列地址。下一次尋找操作，也是由RAS選定行地址，CAS選定列地址，依此類推，如下圖所示。 CAI543.

26、3.5 高級的高級的DRAM結構結構2、CDRAM CDRAM稱為帶高速緩沖存儲器（cache）的動態(tài)存儲器，它是在通常的DRAM芯片內又集成了一個小容量的SRAM，從而使DRAM芯片的性能得到顯著改進。如圖所示出1M4位CDRAM芯片的結構框圖，其中SRAM為5124位。 CAI553.3.5 高級的高級的DRAM結構結構3、SDRAM SDRAM稱為同步型動態(tài)存儲器。計算機系統(tǒng)中的CPU使用的是系統(tǒng)時鐘，SDRAM的操作要求與系統(tǒng)時鐘相同步，在系統(tǒng)時鐘的控制下從CPU獲得地址、數據和控制信息。換句話說，它與CPU的數據交換同步于外部的系統(tǒng)時鐘信號，并且以CPU/存儲器總線的最高速度運行，而

27、不需要插入等待狀態(tài)。其原理和時序關系見下一頁圖和動畫。56CAI573.3.5 高級的高級的DRAM結構結構例4 CDRAM內存條組成實例。一片CDRAM的容量為1M4位，8片這樣的芯片可組成1M32位4MB的存儲模塊，其組成如下圖所示。CAI583.3.6 DRAM主存讀主存讀/寫的正確性校驗寫的正確性校驗 DRAM通常用做主存儲器，其讀寫操作的正確性與可靠性至關重要。為此除了正常的數據位寬度，還增加了附加位，用于讀/寫操作正確性校驗。增加的附加位也要同數據位一起寫入DRAM中保存。其原理如圖所示。CAI593.4 只讀存儲器和閃速存儲器只讀存儲器和閃速存儲器3.4.1 只讀存儲器ROM3.

28、4.2 FLASH存儲器603.4.1 只讀存儲器只讀存儲器ROM ROM叫做只讀存儲器只讀存儲器。顧名思義，只讀的意思是在它工作時只能讀出，不能寫入。然而其中存儲的原始數據，必須在它工作以前寫入。只讀存儲器由于工作可靠，保密性強，在計算機系統(tǒng)中得到廣泛的應用。主要有兩類：l掩模ROM：掩模ROM實際上是一個存儲內容固定的ROM，由生產廠家提供產品。 l可編程ROM：用戶后寫入內容，有些可以多次寫入。l一次性編程的PROMl多次編程的EPROM和E2PROM。613.4.1 只讀存儲器只讀存儲器ROM1、掩模ROM (1)掩模ROM的陣列結構和存儲元 CAI623.4.1 只讀存儲器只讀存儲器

29、ROM1、掩模ROM (2)掩模ROM的邏輯符號和內部邏輯框圖 CAI633.4.1 只讀存儲器只讀存儲器ROM2、可編程ROM lEPROM叫做光擦除可編程可讀存儲器。它的存儲內容可以根據需要寫入，當需要更新時將原存儲內容抹去，再寫入新的內容。l現以浮柵雪崩注入型MOS管為存儲元的EPROM為例進行說明，結構如右圖所示。 643.4.1 只讀存儲器只讀存儲器ROMl2、可編程、可編程ROME2PROM存儲元 EEPROM，叫做電擦除可編程只讀存儲器。其存儲元是一個具有兩個柵極的NMOS管，如圖(a)和(b)所示，G1是控制柵，它是一個浮柵，無引出線；G2是抹去柵，它有引出線。在G1柵和漏極D

30、之間有一小面積的氧化層，其厚度極薄，可產生隧道效應。如圖(c)所示，當G2柵加20V正脈沖P1時，通過隧道效應，電子由襯底注入到G1浮柵，相當于存儲了“1”。利用此方法可將存儲器抹成全“1”狀態(tài)。653.4.2 FLASH存儲器存儲器FLASH存儲器也翻譯成閃速存儲器，它是高密度非失易失性的讀/寫存儲器。高密度意味著它具有巨大比特數目的存儲容量。非易失性意味著存放的數據在沒有電源的情況下可以長期保存?？傊?，它既有RAM的優(yōu)點，又有ROM的優(yōu)點，稱得上是存儲技術劃時代的進展。 663.4.2 FLASH存儲器存儲器l1、FLASH存儲元 在EPROM存儲元基礎上發(fā)展起來的，由此可以看出創(chuàng)新與繼承

31、的關系。l如右圖所示為閃速存儲器中的存儲元，由單個MOS晶體管組成，除漏極D和源極S外，還有一個控制柵和浮空柵。CAI673.4.2 FLASH存儲器存儲器2、FLASH存儲器的基本操作存儲器的基本操作 編程操作、讀取操作、擦除操作l如圖(a)表示編程操作時存儲元寫0、寫1的情況。實際上編程時只寫0，不寫1，因為存儲元擦除后原始狀態(tài)全為1。要寫要寫0，就，就是要在控制柵是要在控制柵C上加正電壓上加正電壓。一旦存儲元被編程，存儲的數據可保持100年之久而無需外電源。CAI683.4.2 FLASH存儲器存儲器3、FLASH存儲器的陣列結構lFLASH存儲器的簡化陣列結構如右圖所示。在某一時間只有

32、一條行選擇線被激活。讀操作時，假定某個存儲元原存1，那么晶體管導通，與它所在位線接通，有電流通過位線，所經過的負載上產生一個電壓降。這個電壓降送到比較器的一個輸入端，與另一端輸入的參照電壓做比較，比較器輸出一個標志為邏輯1的電平。如果某個存儲元原先存0，那么晶體管不導通，位線上沒有電流，比較器輸出端則產生一個標志為邏輯0的電平。 CAI693.5 并行存儲器并行存儲器3.5.1 雙端口存儲器雙端口存儲器3.5.2多模塊交叉存儲器多模塊交叉存儲器703.5 并行存儲器并行存儲器由于CPU和主存儲器之間在速度上是不匹配的，這種情況便成為限制高速計算機設計的主要問題。為了提高CPU和主存之間的數據傳

33、輸率，除了主存采用更高速的技術來縮短讀出時間外，還可以采用并行技術的存儲器。 713.5.1 雙端口存儲器雙端口存儲器1、雙端口存儲器的邏輯結構 雙端口存儲器由于同一個存儲器具有兩組相互獨立的讀寫控制電路而得名。由于進行并行的獨立操作，因而是一種高速工作的存儲器，在科研和工程中非常有用。 舉例說明，雙端口存儲器IDT7133的邏輯框圖 。如下頁圖。723.5.1 雙端口存儲器雙端口存儲器CAI733.5.1 雙端口存儲器雙端口存儲器2、無沖突讀寫控制 當兩個端口的地址不相同時，在兩個端口上進行讀寫操作，一定不會發(fā)生沖突。當任一端口被選中驅動時，就可對整個存儲器進行存取，每一個端口都有自己的片選

34、控制(CE)和輸出驅動控制(OE)。讀操作時，端口的OE(低電平有效)打開輸出驅動器，由存儲矩陣讀出的數據就出現在I/O線上。3、有沖突讀寫控制 當兩個端口同時存取存儲器同一存儲單元時，便發(fā)生讀寫沖突。為解決此問題，特設置了BUSY標志。在這種情況下，片上的判斷邏輯可以決定對哪個端口優(yōu)先進行讀寫操作，而對另一個被延遲的端口置BUSY標志(BUSY變?yōu)榈碗娖?，即暫時關閉此端口。 743.5.1 雙端口存儲器雙端口存儲器有沖突讀寫控制判斷方法(1)如果地址匹配且在CE之前有效，片上的控制邏輯在CEL和CER之間進行判斷來選擇端口(CE判斷)。(2)如果CE在地址匹配之前變低，片上的控制邏輯在左、

35、右地址間進行判斷來選擇端口(地址有效判斷)。 無論采用哪種判斷方式，延遲端口的BUSY標志都將置位而關閉此端口，而當允許存取的端口完成操作時，延遲端口BUSY標志才進行復位而打開此端口。753.5.1雙端口存儲器雙端口存儲器CAI763.5.2 多模塊交叉存儲器多模塊交叉存儲器1、存儲器的模塊化組織一個由若干個模塊組成的主存儲器是線性編址的。這些地址在各模塊中如何安排，有兩種方式：一種是順序方式一種是順序方式，一種是交一種是交叉方式叉方式 CAI773.5.2 多模塊交叉存儲器多模塊交叉存儲器1 1、順序方式、順序方式例M0M3共四個模塊，則每個模塊8個字順序方式： M0：07 M1：815

36、M2：1623 M3：2431l5位地址組織如下： X X X X Xl高位選模塊，低位選塊內地址l特點：某個模塊進行存取時，其他模塊不工作，優(yōu)點是某一模塊出現故障時，其他模塊可以照常工作，通過增添模塊來擴充存儲器容量比較方便。缺點是各模塊串行工作，存儲器的帶寬受到了限制。783.5.2 多模塊交叉存儲器多模塊交叉存儲器例M0M3共四個模塊，則每個模塊8個字2 2、交叉方式：、交叉方式：l M0：0，4,.除以4余數為0l M1：1，5,.除以4余數為1l M2：2，6,.除以4余數為2l M3：3，7,.除以4余數為3l5位地址組織如下： X X X X Xl高位選塊內地址，低位選模塊l特點

37、：連續(xù)地址分布在相鄰的不同模塊內，同一個模塊內的地址都是不連續(xù)的。優(yōu)點是對連續(xù)字的成塊傳送可實現多模塊流水式并行存取，大大提高存儲器的帶寬。使用場合為成批數據讀取。793.5.2 多模塊交叉存儲器多模塊交叉存儲器2、多模塊交叉存儲器的基本結構 右圖為四模塊交叉存儲器結構框圖。主存被分成主存被分成4個相互獨個相互獨立、容量相同的模塊立、容量相同的模塊M0，M1，M2，M3，每個模塊都有自己的，每個模塊都有自己的讀寫控制電路、地址寄存器和數讀寫控制電路、地址寄存器和數據寄存器，各自以等同的方式與據寄存器，各自以等同的方式與CPU傳送信息傳送信息。在理想情況下，如果程序段或數據塊都是連續(xù)地在主存中存

38、取，那么將大大提高主存的訪問速度。 CAI803.5.2 多模塊交叉存儲器多模塊交叉存儲器2、多模塊交叉存儲器的基本結構 CPU同時訪問四個模塊，由存儲器控制部件控制它分時使用數據總線進行信息傳遞，這樣，對每一個存儲模塊來說，從CPU給出訪存命令到讀出信息仍然使用一個存取周期，而對于而對于CPU來來說，它可以在一個存取周期內期說，它可以在一個存取周期內期訪問四個模塊。訪問四個模塊。CAI813.5.2 多模塊交叉存儲器多模塊交叉存儲器l假設，模塊字長等于數據總線寬度模塊字長等于數據總線寬度，模塊存取一個字的周期為T，總線傳送周期為t,存儲器的交叉模塊數為m,那么實現流水線方式應當滿足：l T=

39、mt823.5.2 多模塊交叉存儲器多模塊交叉存儲器lm=T/t為交叉存取度,這樣在交叉方式下連續(xù)讀取m個字的時間為： t1 = T+(m-1)tl而順序方式下連續(xù)讀取m個字的時間為： t2 = mTCAI83例例5 設存儲器容量為設存儲器容量為32字，字長字，字長64位，模塊數位，模塊數m=4，分別用順序方式，分別用順序方式和交叉方式進行組織。存儲周期和交叉方式進行組織。存儲周期T=200ns，數據總線寬度為，數據總線寬度為64位，總位，總線傳送周期線傳送周期=50ns。若連續(xù)讀出。若連續(xù)讀出4個字，問順序存儲器和交叉存儲器個字，問順序存儲器和交叉存儲器的帶寬各是多少的帶寬各是多少?解：順序

40、存儲器和交叉存儲器連續(xù)讀出m=4個字的信息總量都是：q=64b4=256b順序存儲器和交叉存儲器連續(xù)讀出4個字所需的時間分別是：t2=mT=4200ns=800ns=810-7st1=T+(m-1)t=200ns+350ns=350ns=3510-7s順序存儲器和交叉存儲器的帶寬分別是：W2=q/t2=256b(810-7)s=320Mb/sW1=q/t1=256b(3510-7)s=730Mb/s84 3、二模塊交叉存儲器舉例、二模塊交叉存儲器舉例3.5.2 多模塊交叉存儲器多模塊交叉存儲器CAI85 3、二模塊交叉存儲器舉例、二模塊交叉存儲器舉例3.5.2 多模塊交叉存儲器多模塊交叉存儲器

41、CAI863.6 cache存儲器存儲器3.6.1 cache基本原理基本原理3.6.2 主存與主存與cache的地址映射的地址映射3.6.3替換策略替換策略3.6.4 cache的寫操作策略的寫操作策略3.6.5Pentium4的的cache組織組織3.6.6使用多級使用多級cache減少缺失損失減少缺失損失873.6.1 cache基本原理基本原理1、cache的功能解決CPU和主存之間的速度不匹配問題l一般采用高速的SRAM構成。lCPU和主存之間的速度差別很大采用兩級或多級Cache系統(tǒng)l早期的一級Cache在CPU內，二級在主板上l現在的CPU內帶L1 Cache和L2 Cachel

42、全由硬件調度，對用戶透明883.6.1 cache基本原理基本原理893.6.1 cache基本原理基本原理CPU與存儲器系統(tǒng)的關系903.6.1 cache基本原理基本原理2、cache基本原理 CPU與cache之間交換數據以字字為單位，而cache與主存之間交換數據以塊塊為單位CAI913.6.1 cache基本原理基本原理2、cache基本原理l地址映射；l替換策略；l寫一致性；l性能評價。CAI923.6.1 cache基本原理基本原理3、 Cache的命中率 從CPU來看，增加一個cache的目的，就是在性能上使主存的平均讀出時間盡可能接近cache的讀出時間。為了達到這個目的，在

43、所有的存儲器訪問中由cache滿足CPU需要的部分應占很高的比例，即cache的命中率應接近于1。由于程序訪問的局部性，實現這個目標是可能的。 933.6.1 cache基本原理基本原理3、cache命中率公式cmcamcameettrhrrttethhttNNNh/)1 (1)1 (命中率命中率 Cache/主存系統(tǒng)的主存系統(tǒng)的平均訪問時間平均訪問時間訪問效率訪問效率Cache與內存的速與內存的速度比度比94例例6 CPU執(zhí)行一段程序時，執(zhí)行一段程序時，cache完成存取的次數完成存取的次數為為1900次，主存完成存取的次數為次，主存完成存取的次數為100次，已知次，已知cache存取周期為

44、存取周期為50ns，主存存取周期為，主存存取周期為250ns，求求cache/主存系統(tǒng)的效率和平均訪問時間。主存系統(tǒng)的效率和平均訪問時間。 解：lh=Nc/（Nc+Nm）=1900/(1900+100)=0.95lr=tm/tc=250ns/50ns=5le=1/(r+(1-r)h)=1/(5+(1-5)0.95=83.3%lta=tc/e=50ns/0.833=60ns 953.6.2主存與主存與Cache的地址映射的地址映射l無論選擇那種映射方式，都要把主存和cache劃分為同樣大小的“塊”。l選擇哪種映射方式，要考慮：l硬件是否容易實現l地址變換的速度是否快l主存空間的利用率是否高l主存

45、裝入一塊時，發(fā)生沖突的概率l以下我們介紹三種映射方法961、全相聯(lián)的映射方式（1）將地址分為兩部分（塊號和字），在內存塊寫入Cache時，同時寫入塊號標記；（2）CPU給出訪問地址后，也將地址分為兩部分（塊號和字），比較電路塊號與Cache 表中的標記進行比較，相同表示命中，訪問相應單元；如果沒有命中訪問內存，CPU 直接訪問內存，并將被訪問內存的相對應塊寫入Cache。3.6.2 主存與主存與cache的地址映射的地址映射971、全相全相聯(lián)的聯(lián)的映射映射方式方式CAI983.6.2 主存與主存與cache的地址映射的地址映射1、全相聯(lián)的映射方式 轉換公式 主存地址長度主存地址長度(s+w)位

46、位尋址單元數尋址單元數2w個字或字節(jié)個字或字節(jié)塊大小塊大小行大小行大小2w個字或字節(jié)個字或字節(jié)主存的塊數主存的塊數2s標記大小標記大小s位位cache的行數的行數不由地址格式確定不由地址格式確定993.6.2 主存與主存與cache的地址映射的地址映射1、全相聯(lián)的映射方式 1003.6.2 主存與主存與cache的地址映射的地址映射1、全相聯(lián)的映射方式特點：l優(yōu)點：沖突概率小，Cache的利用高。l缺點：比較器難實現，需要一個訪問速度很快代價高的相聯(lián)存儲器應用場合：l適用于小容量的Cache1013.6.2 主存與主存與cache的地址映射的地址映射2、直接映射方式映射方法（一對多）如： i=

47、 j mod m 主存第j塊內容拷貝到Cache的i行,一般i和m都是2N級。 1022、直接映直接映射射方式方式2、基本原理l利用行號選擇相應行；l把行標記與CPU訪問地址進行比較，相同表示命中，訪問Cache；l如果沒有命中，訪問內 存，并將相應塊寫入CacheCAI1033.6.2 主存與主存與cache的地址映射的地址映射2、直接映射方式 轉換公式 主存地址長度主存地址長度(s+w)位位尋址單元數尋址單元數2s+w個字或字節(jié)個字或字節(jié)塊大小塊大小行大小行大小2w個字或字節(jié)個字或字節(jié)主存的塊數主存的塊數2scache的行數的行數m2r標記大小標記大小(s-r)位位1043.6.2 主存與

48、主存與cache的地址映射的地址映射2、直接映射方式 1053.6.2 主存與主存與cache的地址映射的地址映射2、直接映射方式特點l優(yōu)點：比較電路少m倍線路，所以硬件實現簡單，Cache地址為主存地址的低幾位，不需變換。l缺點：沖突概率高（抖動）應用場合l適合大容量Cache1063.6.2 主存與主存與cache的地址映射的地址映射3、組相聯(lián)映射方式l前兩者的組合lCache分組，組間采用直接映射方式，組內采用全相聯(lián)的映射方式lCache分組U，組內容量Vl映射方法（一對多）lq= j mod ul主存第j塊內容拷貝到Cache的q組中的某行l(wèi)地址變換l設主存地址x，看是不是在cache

49、中，先y= x mod u，則在y組中一次查找1073.6.2 主存與主存與cache的地址映射的地址映射3、組相聯(lián)映射方式l分析：比全相聯(lián)容易實現，沖突低lv=1，則為直接相聯(lián)映射方式lu=1，則為全相聯(lián)映射方式lv的取值一般比較小， 一般是2的冪，稱之為v路組相聯(lián)cache.108CAI1093.6.2 主存與主存與cache的地址映射的地址映射3、組相聯(lián)映射方式轉換公式 主存地址長度主存地址長度(s+w)位位尋址單元數尋址單元數2s+w個字或字節(jié)個字或字節(jié)塊大小塊大小行大小行大小2w個字或字節(jié)個字或字節(jié)主存的塊數主存的塊數2s每組的行數每組的行數k每組的每組的v2dcache的行數的行數

50、kv標記大小標記大小(s-d)位位1103.6.2 主存與主存與cache的地址映射的地址映射3、組相聯(lián)映射方式1113.6.2 主存與主存與cache的地址映射的地址映射1123.6.2 主存與主存與cache的地址映射的地址映射例8：一個組相聯(lián)cache由64個行組成，每組4行。主存包含4K個塊，每塊128字。請表示內存地址的格式。解：塊大小行大小2w個字12827 w7每組的行數k4cache的行數kvK2d42d64 d4組數v2d2416主存的塊數2s4K2221022 s12標記大小(s-d)位12-48位主存地址長度(s+w)位12+719位主存尋址單元數2s+w219故 k4各

51、組相聯(lián)的內存地址格式如下所示： 8位位 4位位 7位位 標記標記s-d組號組號d字號字號w1133.6.3 替換策略替換策略l當新的主存字塊需要調入當新的主存字塊需要調入cache存儲器而它的可用位置又已被占存儲器而它的可用位置又已被占滿時，就產生替換算法問題。先介紹兩種替換算法先進先出（滿時，就產生替換算法問題。先介紹兩種替換算法先進先出（FIFO）算法和近期最少使用（算法和近期最少使用（LRU）算法。算法。l FIFO算法算法總是把一組中最先調入總是把一組中最先調入 cache存儲器的字塊替換出存儲器的字塊替換出去，它不需要隨時記錄各個字塊的使用情況，所以實現容易開銷去，它不需要隨時記錄各

52、個字塊的使用情況，所以實現容易開銷小小l LRU算法算法是把一組中近期最少使用的字塊替換出去。這種替換是把一組中近期最少使用的字塊替換出去。這種替換算法需隨時記錄算法需隨時記錄cache存儲器中各個字塊的使用情況，以便確定存儲器中各個字塊的使用情況，以便確定那個字塊是近期最少使用的字塊那個字塊是近期最少使用的字塊。LRU替換算法的平均命中率比替換算法的平均命中率比FIFO要高，并且當分組容量加大時，能提高要高，并且當分組容量加大時，能提高LRU替換算法的命替換算法的命中率。中率。 LRU是最常使用的一種算法、其設計思想是把組中各塊的使用情是最常使用的一種算法、其設計思想是把組中各塊的使用情況記

53、錄在一張表上（如圖況記錄在一張表上（如圖7.6所示）。并把最近使用過的塊放在所示）。并把最近使用過的塊放在表的最上面。這種算法用硬件實現比較麻煩，經常采用修改型表的最上面。這種算法用硬件實現比較麻煩，經常采用修改型LRU算法。算法。l 1143.6.3 替換策略替換策略l另外還有一種隨機替換法（另外還有一種隨機替換法（RAND），這種算法不考慮使用情況這種算法不考慮使用情況，在組內隨機選擇一塊來替換。其性能比根據使用情況的替換算，在組內隨機選擇一塊來替換。其性能比根據使用情況的替換算法要差些。法要差些。1152222 2* 66611 11 11 1111*44999 9* 3777 7*高速

54、緩沖存儲器之替換算法（續(xù)）例：設一個容量為4個塊的全相聯(lián)Cache，分別采用FIFO和LRU替換算法，假定訪問的主存地址塊號序列為2、11、2、9、7、6、4、3，畫出每次訪問后Cache中的內容變化情況。解：訪問順序 1 2 3 4 5 6 7 8地址塊號 2 11 2 9 7 6 4 3塊分配情況（FIFO）操作狀態(tài) 調進 調進命中調進調進替換替換替換 （續(xù)）116高速緩沖存儲器之替換算法（續(xù)）訪問順序 1 2 3 4 5 6 7 8地址塊號 2 11 2 9 7 6 4 3近期最少使用（LRU）操作狀態(tài) 調進 調進命中調進調進替換替換替換22* 222 2* 4411 11* 11* 1

55、1*666999 9* 3777 7*1173.6.4 寫操作策略寫操作策略l由于cache的內容只是主存部分內容的拷貝，它應當與主存內容保持一致。而CPU對cache的寫入更改了cache的內容。如何與主存內容保持一致，可選用如下三種寫操作策略。 寫回法：換出時，對行的修改位進行判斷，決定是寫回還是舍掉。 全寫法：寫命中時，Cache與內存一起寫 寫一次法：與寫回法一致，但是第一次Cache命中時采用全寫法。1183.6.5 Pentium 4的的Cache組織組織主要包括四個部分：l取指/譯碼單元：順序從L2cache中取程序指令，將它們譯成一系列的微指令，并存入L1指令cache中。l亂

56、序執(zhí)行邏輯：依據數據相關性和資源可用性，調度微指令的執(zhí)行，因而微指令可按不同于所取機器指令流的順序被調度執(zhí)行。l執(zhí)行單元：它執(zhí)行微指令，從L1數據cache中取所需數據，并在寄存器組中暫存運算結果。l存儲器子系統(tǒng)：這部分包括L2cache、L3cache和系統(tǒng)總線。當L1、L2cache未命中時，使用系統(tǒng)總線訪問主存。系統(tǒng)總線還用于訪問I/O資源。不同于所有先前Pentium模式和大多數處理器所采用的結構，Pentium 4的指令cache位于指令譯碼邏輯和執(zhí)行部件之間。其設計理念是：Pentium 4將機器指令譯成由微指令組成的簡單RISC類指令，而使用簡單定長的微指令可允許采用超標量流水線

57、和調度技術，從而增強機器的性能。1193.6.5 Pentium 的的Cache組織組織l基本原理見下圖CAI1203.6.6 使用多級使用多級cache減少缺失損失減少缺失損失 為進一步縮小現代CPU和DRAM訪問速度的差距，CPU支持附加一級的cache。二級cache在訪問主cache缺失時被訪問，各級cache都不包含所訪問數據時，需要訪問主存儲器。例10 現有一處理器，基本CPI為1.0，所有訪問在第一級cache中命中，時鐘頻率5GHz。假定訪問一次主存儲器的時間為100ns，其中包括所有缺失處理。設平均每條指令在第一級cache中產生的缺失率為2%。若增加一個二級cache，命中

58、或缺失的訪問時間都為5ns，且容量大到可使必須訪問主存的缺失率降為0.5%，問處理器速度提高多少。解得只有一級cache的CPU：總的CPI11.0有二級cache的CPU：總的CPI4.0后者是前者CPU性能的：11.04.02.8倍1213.7 虛擬存儲器虛擬存儲器3.7.1 虛擬存儲器的基本概念虛擬存儲器的基本概念3.7.2 頁式虛擬存儲器頁式虛擬存儲器3.7.3段式虛擬存儲器和段頁式虛擬存儲器段式虛擬存儲器和段頁式虛擬存儲器3.7.4 虛存的替換算法虛存的替換算法返回1223.7.1 虛擬存儲器的基本概念虛擬存儲器的基本概念1、實地址與虛地址:用戶編制程序時使用的地址稱為虛地址或邏輯地

59、址，其對應的存儲空間稱為虛存空間或邏輯地址空間；而計算機物理內存的訪問地址則稱為實地地或物理地址，其對應的存儲空間稱為物理存儲空間或主存空間。程序進行虛地址到實地址轉換的過程稱為程序的再定位。1233.7.1 虛擬存儲器的基本概念虛擬存儲器的基本概念2、虛存的訪問過程 虛存空間的用戶程序按照虛地址編程并存放在輔存中。程序運行時，由地址變換機構依據當時分配給該程序的實地址空間把程序的一部分調入實存。每次訪存時，首先判斷該虛地址所對應的部分是否在實存中：如果是，則進行地址轉換并用實地址訪問主存；否則，按照某種算法將輔存中的部分程序調度進內存，再按同樣的方法訪問主存。由此可見，每個程序的虛地址空間可

60、以遠大于實地址空間，也可以遠小于實地址空間。前一種情況以提高存儲容量為目的，后一種情況則以地址變換為目的。后者通常出現在多用戶或多任務系統(tǒng)中：實存空間較大，而單個任務并不需要很大的地址空間，較小的虛存空間則可以縮短指令中地址字段的長度。1243.7.1 虛擬存儲器的基本概念虛擬存儲器的基本概念3、cache與虛存的異同l從虛存的概念可以看出，主存輔存的訪問機制與cache主存的訪問機制是類似的。這是由cache存儲器、主存和輔存構成的三級存儲體系中的兩個層次。 lcache和主存之間以及主存和輔存之間分別有輔助硬件和輔助軟硬件負責地址變換與管理，以便各級存儲器能夠組成有機的三級存儲體系。cac