可編程邏輯器件（EDA）：第1章概述-ST

1、EDA技術(shù)實(shí)用教程技術(shù)實(shí)用教程第1章 概 述11.1 EDA1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展 zEDA (Electronic Design Automation) 20世紀(jì)世紀(jì)70年代年代 PCB20世紀(jì)世紀(jì)80年代年代 CMOS 20世紀(jì)世紀(jì)90年代年代 HDL 21世紀(jì)后世紀(jì)后 IP21.1 EDA1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展 zEDA (Electronic Design Automation) zelectronic VS electric VS electricalz均為adj31.1 EDA1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展 zEDA (Electronic

2、Design Automation) zelectronic VS electric VS electricalz均為adjzelectronic：電子的； electric：電力的，以電為動力的；electrical：電氣科學(xué)的41.1 EDA1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展 zelectronic VS electricalz電學(xué)的三種形式： 1、強(qiáng)電（電路）電氣，36V-220V及以上； 2、弱電（電路）電子，36V以下； 3、微電（半導(dǎo)體）微電子z三種形式相互融合，相互支撐zNEC（Nippon Electric Company），日本電氣51.1 EDA1.1 EDA技術(shù)及其發(fā)

3、展技術(shù)及其發(fā)展 z微電（半導(dǎo)體） 微電子z130nm 90nm 65nm 45nm 22nm 14nmz晶體管柵極的寬度，摩爾定律（18個月）z現(xiàn)狀： 漏電問題 尺寸很難繼續(xù)縮小 散熱和功耗問題 主頻很難繼續(xù)提高 多核 與 集群 61.1 EDA1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展 z EDA技術(shù)中的一些概念：z ASIC（Application Specific Integrated Circuit，專用集成電路）：由廠家定制，根據(jù)用戶的設(shè)計(jì)需求來制造其中的電路；ASIC具有較低的單片生產(chǎn)成本。z FPGA（Field Programmable Gate Array，現(xiàn)場可編程門陣列）：事

4、先配置了所有電路，用戶根據(jù)需要選用部分電路使用；FPGA具有高度的靈活性，低廉的設(shè)計(jì)成本和快速的面世時間。z CPLD(Complex Programmable Logic Device，復(fù)雜可編程邏輯器件) ：是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路，規(guī)模大，結(jié)構(gòu)復(fù)雜。z FPGA和CPLD都是可編程ASIC器件。71.1 EDA1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展 z FPGA和CPLD都是可編程ASIC器件，二者區(qū)別（了解）：z CPLD更適合完成各種算法和組合邏輯，F(xiàn)PGA更適合于完成時序邏輯。z 在編程上FPGA比CPLD具有更大的靈活性。z FPGA的集成度比CPL

5、D高，具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。z CPLD保密性好，F(xiàn)PGA保密性差。z 81.1 EDA1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展 zEDA技術(shù)中的另一些概念：zHDL(Hardware Description Language，硬件描述語言)zSOC（System on Chip，單片電子系統(tǒng) or 片上系統(tǒng)）：單片芯片中包含了完整系統(tǒng)并有嵌入軟件的全部內(nèi)容。 FPGA、CPLD、ASIC、 SOC SOC優(yōu)點(diǎn)：高可靠性，高可用性，低功耗，高速率，嵌 入式、保密性好集成91.1 EDA1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展 zEDA=硬件+軟件z硬件：IC、ASIC、FPGA、CPLD

6、、etcz軟件：CAD、CAM、CAT、etczEDA技術(shù)能夠使得設(shè)計(jì)者僅利用HDL和EDA軟件完成對硬件功能的實(shí)現(xiàn)，EDA能夠自動完成邏輯化簡/分割/綜合/優(yōu)化、仿真測試等功能。101.21.2EDAEDA技術(shù)實(shí)現(xiàn)目標(biāo)技術(shù)實(shí)現(xiàn)目標(biāo) 111.21.2EDAEDA技術(shù)實(shí)現(xiàn)目標(biāo)技術(shù)實(shí)現(xiàn)目標(biāo) 1. 可編程邏輯器件可編程邏輯器件FPGA/CPLD 面向用戶、靈活性與通用性、開發(fā)效率高、成本低面向用戶、靈活性與通用性、開發(fā)效率高、成本低 可編程可編程ASIC（可重構(gòu)性）（可重構(gòu)性）2. 半定制或全定制半定制或全定制ASIC （1）門陣列）門陣列ASIC（半定制）（半定制） （2）標(biāo)準(zhǔn)單元）標(biāo)準(zhǔn)單元ASI

7、C（半定制，使用庫中的邏輯元件）（半定制，使用庫中的邏輯元件） （3）全定制芯片）全定制芯片 3. 混合混合ASIC121.31.3硬件描述語言硬件描述語言 VHDL Verilog HDL SystemVerilog System C 131.31.3硬件描述語言硬件描述語言zVHDL：zVHSIC（Very High Speed Integrated Circuit）Hardware Description LanguagezIEEE（The Institute of Electrical and Electronics Engineers）美國電氣和電子工程師協(xié)會，IEEE致力于電氣、電

8、子、計(jì)算機(jī)工程和與科學(xué)有關(guān)領(lǐng)域的研究。zIEE（The Institution of Electrical Engineers）國際電氣工程師學(xué)會（英）zIEEE & IEE 協(xié)議規(guī)范、行業(yè)標(biāo)準(zhǔn)、學(xué)術(shù)研討組織 IEEE數(shù)據(jù)庫：IEEE Xplore Digital Library（收費(fèi)）141.31.3硬件描述語言硬件描述語言z VHDL由IEEE std 1076發(fā)布 VHDL作為一種標(biāo)準(zhǔn)語言由非營利性組織IEEE制定，支持VHDL語言的EDA設(shè)計(jì)工具則由各EDA公司制作和推廣 IEEE 1076-1993z VHDL （VS Verilog） 語法嚴(yán)謹(jǐn)，行為級描述能力好 代碼相對冗

9、長，底層建模能力差z Verilog： VHDL：151.31.3硬件描述語言硬件描述語言z 硬件描述語言 VS 高級編程語言z 硬件描述語言最終靠硬件電路實(shí)現(xiàn)，編寫硬件描述語言之前需要事先設(shè)計(jì)好電路原理圖，查看集成電路的現(xiàn)有資源，并事先做好資源分配z 高級編程語言靠CPU運(yùn)算實(shí)現(xiàn)對于一個設(shè)計(jì)或計(jì)算過程z apple three applesz apple apple apple 161.4 HDL1.4 HDL綜合綜合z 綜合：行為和功能層次表達(dá) 模塊組合裝配表達(dá)z 綜合器：高層次的表述 低層次的表述z 這屬于“自上而下”的設(shè)計(jì)過程，這使得用戶能夠?qū)⒕χ饕杏谙到y(tǒng)級問題上，不需要關(guān)心低級

10、結(jié)構(gòu)設(shè)計(jì)的細(xì)節(jié)171.4 HDL1.4 HDL綜合綜合181.4 HDL1.4 HDL綜合綜合191.4 HDL1.4 HDL綜合綜合z 總結(jié)：z 硬件描述語言HDL 描述電路行為和功能z 綜合器 將描述的電路功能轉(zhuǎn)化為電路網(wǎng)表，選擇實(shí)現(xiàn)功能的最優(yōu)方案z 標(biāo)準(zhǔn)、優(yōu)化設(shè)計(jì)問題 相同的VHDL代碼，（不同的）綜合器可以用不同的電路結(jié)構(gòu)來實(shí)現(xiàn)其功能201.5 1.5 基于基于HDLHDL的自頂向下設(shè)計(jì)方法的自頂向下設(shè)計(jì)方法 z傳統(tǒng)的電子設(shè)計(jì)（自底向上）：z構(gòu)建底層電路模塊 功能模塊 系統(tǒng)需求z顧及技術(shù)細(xì)節(jié)，不可控因素多，低效/低可靠性，成本高zEDA設(shè)計(jì)（自頂向下）：z類似于TCP/IP的層次架構(gòu)z

11、高抽象級別/功能描述級 高抽象級別/RTL級模型 低抽象級別/門級模型 物理結(jié)構(gòu)實(shí)現(xiàn)z能夠根據(jù)仿真結(jié)果及時修改與優(yōu)化，具有良好的通用性/可移植性，能夠分成各個獨(dú)立模塊來協(xié)同并行開發(fā)211.5 1.5 基于基于HDLHDL的自頂向下設(shè)計(jì)方法的自頂向下設(shè)計(jì)方法 221.6 EDA1.6 EDA技術(shù)的優(yōu)勢技術(shù)的優(yōu)勢（1）大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期。）大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期。 （2）有各類庫文件的支持。）有各類庫文件的支持。（3）極大地簡化了設(shè)計(jì)文檔的管理。）極大地簡化了設(shè)計(jì)文檔的管理。（4）日益強(qiáng)大的邏輯設(shè)計(jì)仿真測試技術(shù)。）日益強(qiáng)大的邏輯設(shè)計(jì)仿真測試技術(shù)。（5）設(shè)計(jì)者擁有完全的自主權(quán)，再

12、無受制于人之虞。）設(shè)計(jì)者擁有完全的自主權(quán)，再無受制于人之虞。（6）良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的）良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證。保證。（7）能將所有設(shè)計(jì)環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計(jì)方案中。）能將所有設(shè)計(jì)環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計(jì)方案中。（8）在整個設(shè)計(jì)流程上充分利用計(jì)算機(jī)的自動設(shè)計(jì)能力，）在整個設(shè)計(jì)流程上充分利用計(jì)算機(jī)的自動設(shè)計(jì)能力，在各個設(shè)計(jì)層次上利用計(jì)算機(jī)完成不同內(nèi)容的仿真模擬，在在各個設(shè)計(jì)層次上利用計(jì)算機(jī)完成不同內(nèi)容的仿真模擬，在系統(tǒng)板設(shè)計(jì)結(jié)束后仍可利用計(jì)算機(jī)對硬件系統(tǒng)進(jìn)行完整全面系統(tǒng)板設(shè)計(jì)結(jié)束后仍可利用計(jì)算機(jī)對硬件系統(tǒng)進(jìn)行完整全面的測試。的測試。

13、23回顧回顧z回顧：zEDA 弱電 ASIC FPGA/CPLD HDL VHDL/Verilog 綜合(自上而下) 綜合器zEDA工作要素：硬件、語言、工具/軟件241.7 EDA1.7 EDA設(shè)計(jì)流程設(shè)計(jì)流程 251.7 EDA1.7 EDA設(shè)計(jì)流程設(shè)計(jì)流程 1.7.1 設(shè)計(jì)輸入（圖形輸入設(shè)計(jì)輸入（圖形輸入HDL文本輸入）文本輸入）1. 圖形輸入圖形輸入原理圖輸入原理圖輸入狀態(tài)圖輸入狀態(tài)圖輸入波形圖輸入波形圖輸入 2. HDL文本輸入：最基本和最通用的輸入方法文本輸入：最基本和最通用的輸入方法261.7 EDA1.7 EDA設(shè)計(jì)流程設(shè)計(jì)流程 基于基于MAX+plus II 的原理圖輸入方法

14、和的原理圖輸入方法和HDL文本輸文本輸入方法入方法271.7 EDA1.7 EDA設(shè)計(jì)流程設(shè)計(jì)流程 1.7.2 綜合綜合 1.7.3 適配適配 1.7.4 時序仿真與功能仿真時序仿真與功能仿真1.7.5 編程下載編程下載 1.7.6 硬件測試硬件測試 綜合過程是將設(shè)計(jì)者在綜合過程是將設(shè)計(jì)者在EDA平臺上輸入的平臺上輸入的HDL文本描文本描述，依照給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編述，依照給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化，最終獲得門級電路的描述網(wǎng)表文件。譯、優(yōu)化，最終獲得門級電路的描述網(wǎng)表文件。 仿真目的：驗(yàn)證設(shè)計(jì)，排除錯誤仿真目的：驗(yàn)證設(shè)計(jì)，排除錯誤功能仿真功能仿真 邏輯功能

15、仿真；時序仿真邏輯功能仿真；時序仿真 運(yùn)行特性仿真運(yùn)行特性仿真281.81.8ASICASIC及其設(shè)計(jì)流程及其設(shè)計(jì)流程 291.81.8ASICASIC及其設(shè)計(jì)流程及其設(shè)計(jì)流程 1.8.1 ASIC設(shè)計(jì)簡介設(shè)計(jì)簡介 301.81.8ASICASIC及其設(shè)計(jì)流程及其設(shè)計(jì)流程 1.8.2 ASIC設(shè)計(jì)一般流程簡述設(shè)計(jì)一般流程簡述311.9 1.9 常用常用EDAEDA工具工具 1.9.1 設(shè)計(jì)輸入編輯器設(shè)計(jì)輸入編輯器Xilinx-ISE；Altera-Quartus II；etc 1.9.2 HDL綜合器綜合器 HDL綜合器是目標(biāo)器件硬件結(jié)構(gòu)細(xì)節(jié)、數(shù)字電路設(shè)計(jì)綜合器是目標(biāo)器件硬件結(jié)構(gòu)細(xì)節(jié)、數(shù)字電路

16、設(shè)計(jì)技術(shù)、化簡優(yōu)化算法以及計(jì)算機(jī)軟件的復(fù)雜綜合體。技術(shù)、化簡優(yōu)化算法以及計(jì)算機(jī)軟件的復(fù)雜綜合體。HDL綜合器工作的兩個步驟綜合器工作的兩個步驟 Synopsys 公司的公司的Synplify Pro綜合器。綜合器。 Synopsys 公司的公司的DC-FPGA綜合器。綜合器。 Mentor的的Leonardo Spectrum綜合器和綜合器和 Precision RTL Synthesis綜合器。綜合器。321.9 1.9 常用常用EDAEDA工具工具 1.9.3 仿真器仿真器 VHDL仿真器。仿真器。 Verilog HDL仿真器。仿真器。 Mixed HDL仿真器（混合仿真器（混合HDL仿

17、真器，同時處理仿真器，同時處理Verilog HDL、SystemVerilog與與VHDL）。）。 其他其他HDL仿真器。仿真器。1.9.4 適配器適配器1.9.5 下載器下載器 Model Technology-Modelsim 混合仿真器混合仿真器系統(tǒng)級系統(tǒng)級/行為級行為級/RTL級級/門級仿真；功能門級仿真；功能/時序仿真時序仿真331.10 Quartus II1.10 Quartus II簡介簡介 z Quartus II是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，是MAX+plus II的更新?lián)Q代產(chǎn)品。z Quartus II設(shè)計(jì)工具完全支持VHDL、Verilog的設(shè)計(jì)

18、流程。z Quartus II具備仿真功能，同時也支持第三方的仿真工具（Modelsim）。z Quartus II的功能模塊包括：分析/綜合器、適配器、裝配器、時序分析器、EDA網(wǎng)表文件生成器等。z Quartus II編譯器支持的HDL：VHDL、Verilog、System Verilog、AHDL。341.10 Quartus II1.10 Quartus II簡介簡介 351.10 Quartus II1.10 Quartus II簡介簡介 z Quartus II界面及輸入設(shè)計(jì)流程界面及輸入設(shè)計(jì)流程361.11 IP 1.11 IP 核核 軟軟IP是用是用Verilog/VHDL等硬件描述語言描述的功能塊，等硬件描述語言描述的功能塊，但是并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能。但是并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能。