硬件設(shè)計overview

1、硬件設(shè)計方法復(fù)習如何設(shè)計復(fù)雜的數(shù)字集成電路 發(fā)展趨勢規(guī)模、面積、頻率 Solutions：應(yīng)用集成電路設(shè)計工具；學習硬件描述語言（Verilog）；采用Top-down方法。怎樣設(shè)計如此復(fù)雜的系統(tǒng)？ 設(shè)計方法： 選用合適的 EDA仿真工具； 逐個編寫可綜合HDL模塊； 逐個編寫HDL測試模塊； 逐個做電路邏輯仿真； 編寫總測試模塊； 做系統(tǒng)電路邏輯總仿真； 選用合適的基本邏輯元件庫和宏庫 購買必要的IP核； 綜合得到門級電路結(jié)構(gòu)； 布局布線，得到時延文件； 后仿真； 定型，F(xiàn)PGA驗證或ASIC流片IC設(shè)計的主要方法（手段） 全定制設(shè)計 基于標準單元的設(shè)計（半定制） 基于可編程邏輯器件FPGA

2、的設(shè)計全定制設(shè)計簡述 全定制ASIC是利用集成電路的最基本設(shè)計方法（不使用現(xiàn)有庫單元），對集成電路中所有的元器件進行精工細作的設(shè)計方法。全定制設(shè)計可以實現(xiàn)最小面積，最佳布線布局、最優(yōu)功耗速度積，得到最好的電特性。該方法尤其適宜于模擬電路，數(shù)?；旌想娐芬约皩λ俣取⒐?、管芯面積、其它器件特性（如線性度、對稱性、電流容量、耐壓等）有特殊要求的場合；或者在沒有現(xiàn)成元件庫的場合。 特點：高性能，周期長，設(shè)計成本昂貴。 由于單元庫和功能模塊電路越加成熟，全定制設(shè)計的方法漸漸被半定制方法所取代。在現(xiàn)在的IC設(shè)計中，整個電路均采用全定制設(shè)計的現(xiàn)象越來越少?；跇藴蕟卧脑O(shè)計是：將預(yù)先設(shè)計好的稱為標準單元的邏

3、輯單元，如與門，或門，多路開關(guān)，觸發(fā)器等，按照某種特定的規(guī)則排列，通常按照等高不等寬的原則排列，留出寬度可調(diào)的布線通道。 優(yōu)缺點用預(yù)先設(shè)計、預(yù)先測試、預(yù)定特性的標準單元庫，省時、省錢、少風險地完成ASIC設(shè)計任務(wù)。標準單元可以置放于芯片的任何位置?？蓛?nèi)嵌定制的功能單元；開發(fā)周期較短，開發(fā)成本不是太高，可實現(xiàn)較高的性能?，F(xiàn)場可編程門陣列FPGA FPGA具有現(xiàn)場可編程特性。其基本特點： 基本邏輯單元和互連采用編程的方法實現(xiàn) 核心電路是規(guī)則的可編程基本邏輯單元陣列，可以實現(xiàn)組合邏輯和時序邏輯 設(shè)計的ASIC一般都有冗余問題 設(shè)計周期很短 ，但單片電路價格較高 FPGA具有不同容量的系列產(chǎn)品，容量有

4、萬門級、十萬門級、百萬門級等多種。比較 全定制設(shè)計周期最長，設(shè)計成本最高，性能最好，適合于批量很大或?qū)Ξa(chǎn)品成本不計較的場合。 基于標準單元的半定制設(shè)計成本低于全定制，但高于FPGA，設(shè)計周期相對全定制短，性能較好，適合于有較大批量的ASIC設(shè)計。 用FPGA設(shè)計成本最低，開發(fā)周期快，但單芯片價格最高，適合于小批量或?qū)嶒灝a(chǎn)品。 現(xiàn)在的大部分ASIC設(shè)計都是以半定制和FPGA形式完成的基本設(shè)計流程 系統(tǒng)設(shè)計 系統(tǒng)需求定義 軟硬件設(shè)計劃分 算法設(shè)計 體系結(jié)構(gòu)設(shè)計 并行、流水線 邏輯設(shè)計 邏輯綜合、優(yōu)化 物理設(shè)計 布局規(guī)劃（Floorplanning） 布局（Placement） 布線（Routing

5、）設(shè)計流程System/Algorithm DesignLogic DesignPhysical Design/LayoutFabricationArchitectural Verification/SimulationParasitic ExtractionTesting前端設(shè)計后端設(shè)計Module portsModule nameVerilog keywordsverilog設(shè)計實例module Add_half ( sum, c_out, a, b ); inputa, b;outputsum, c_out;wire c_out_bar;xor (sum, a, b);nand (c_o

6、ut_bar, a, b);not (c_out, c_out_bar);endmoduleDeclaration of port modesDeclaration of internal signalInstantiation of primitive gatesc_outabsumc_out_barmodule muxtwo (out, a, b, sl);input a,b,sl;output out; Reg out; always (sl or a or b) if (!sl) out = a; else out = b;endmodule在行為級模型中，邏輯功能描述采用高級語言結(jié)構(gòu)

7、，如, while, if, case。RTL模型中數(shù)據(jù)流都是基于時鐘的。RTL級描述是行為級Verilog的子集。absloutRTL級數(shù)字系統(tǒng)的構(gòu)成組合邏輯（無記憶）時序邏輯（有記憶）：用寄存器和組合邏輯一起組成的有記憶邏輯電路，能與時鐘配合產(chǎn)生精確的控制信號。數(shù)字邏輯電路的構(gòu)成- 組合邏輯：-輸出只是輸入邏輯電平的函數(shù)，與電路的原始狀態(tài)無關(guān)。-由與、或、非門組成的網(wǎng)絡(luò)。-常用的有：多路器、數(shù)據(jù)通路開關(guān)、加法器、乘法器等，沒有記憶功能。- 時序邏輯：-輸出不只是輸入的邏輯電平的函數(shù)，還與電路所處的狀態(tài)有關(guān)。-由多個觸發(fā)器和多個組合邏輯塊組成的網(wǎng)絡(luò)。-常用的有：計數(shù)器、復(fù)雜的數(shù)據(jù)流動控制邏輯

8、、運算控制邏輯、指令分析和操作控制邏輯。-同步時序邏輯的設(shè)計是設(shè)計復(fù)雜的數(shù)字邏輯系統(tǒng)的核心。- 存儲器和寄存器：用于暫時存儲數(shù)據(jù)信息。數(shù)字系統(tǒng)的構(gòu)成示意圖數(shù)字系統(tǒng)的構(gòu)成示意圖控制邏輯（有限狀態(tài)機）ena1ena2ena3enanclock組合邏輯 1寄存器組組合邏輯 2寄存器組組合邏輯 3寄存器組組合邏輯 4寄存器組input_1input_2input_n鎖存器（Latch）與寄存器（Register）q鎖存器stores data when clock is low DClkQDClkQq寄存器stores data when clock rises ClkClkDDQQ鎖存器InclkI

9、nOutPositiv e L a tchPositiv e L a tchCLKCLKD DG GQ QOutOutstableOutfollows I nInclkInOutNegativ e L a tchNegativ e L a tchCLKCLKD DG GQ QOutOutstableOutfollows I n時序定義tCLKtDtc2qtholdtsutQDATASTABLEDATASTABLERegisterCLKDQtclk-Q + tp,comb + tsetup = T邊沿觸發(fā)寄存器10DCLKQMMaster01CLKQSlaveQMQDCLK兩個互補的鎖存器串聯(lián)就

10、會在邊沿觸發(fā)，也稱作主從鎖存器對。不支持的不支持的Verilog結(jié)構(gòu)結(jié)構(gòu)綜合工具通常不支持下列綜合工具通常不支持下列Verilog結(jié)構(gòu)結(jié)構(gòu): initial循環(huán)循環(huán)： repeat forever while 非結(jié)構(gòu)化的非結(jié)構(gòu)化的for語句語句數(shù)據(jù)類型數(shù)據(jù)類型： event real time UDP forkjoin塊塊 wait操作符：操作符： = = = ! = =復(fù)位復(fù)位復(fù)位是可綜合編碼風格的重要環(huán)節(jié)。狀態(tài)機中一般都有復(fù)位。復(fù)位是可綜合編碼風格的重要環(huán)節(jié)。狀態(tài)機中一般都有復(fù)位。module sync( q, ck, r, d); input ck, d, rst; output q;

11、reg q; always ( negedge ck) if (r) q = 0; else q = d;endmodulemodule async( q, ck, r, d); input ck, d, r; output q; reg q; always ( negedge ck or posedge r) if (r) q = 0; else q 小問題 大模塊小模塊 Top-DownTop-Down 設(shè)計思想串行設(shè)計 串行設(shè)計是最常見的一種設(shè)計； 當一個功能模塊對輸入的處理是分步驟進行的，并且后一個步驟只依賴前一個步驟的結(jié)果時，功能模塊的設(shè)計就需要采用串行設(shè)計的思想。 一般采用FIFO（First In First Out）進行緩沖處理并行設(shè)計 并行設(shè)計采用幾個處理流程同時處理到達的負載，提高處理的效率，并行處理要求這些處理之間是獨立的。并行處理模塊入口并行處理流程1FIFO并行處理流程2并行處理流程n并行處理結(jié)果同步。流水線設(shè)計 流水線處理是高速設(shè)計中的一個常用設(shè)計手段。如果某個設(shè)計的處理流程分為若干步驟，而且整個數(shù)據(jù)處理是“單流向”的，即沒有反饋或者