中北大學(xué)數(shù)字電子技術(shù)3

1、 組合邏輯電路組合邏輯電路概述概述第第 3章組合邏輯電路章組合邏輯電路 加法器和數(shù)值比較器加法器和數(shù)值比較器數(shù)據(jù)選擇器數(shù)據(jù)選擇器與數(shù)據(jù)分配器與數(shù)據(jù)分配器譯碼器譯碼器編碼器編碼器組合邏輯電路的組合邏輯電路的分析和設(shè)計方法分析和設(shè)計方法中規(guī)模組合邏輯電路的應(yīng)用中規(guī)模組合邏輯電路的應(yīng)用本章小結(jié)本章小結(jié) 組合邏輯電路組合邏輯電路主要要求：主要要求： 掌握掌握組合邏輯電路和時序邏輯電路的概念組合邏輯電路和時序邏輯電路的概念。 了解組合邏輯電路的特點與描述方法。了解組合邏輯電路的特點與描述方法。 3.1概述概述 組合邏輯電路組合邏輯電路一、組合邏輯電路的概念一、組合邏輯電路的概念 指任何時刻的輸出僅取決于

2、指任何時刻的輸出僅取決于該時刻輸入信號的組合，而與電該時刻輸入信號的組合，而與電路原有的狀態(tài)無關(guān)的電路。路原有的狀態(tài)無關(guān)的電路。 數(shù)字電路根據(jù)邏輯功能特點的不同分為數(shù)字電路根據(jù)邏輯功能特點的不同分為 組合邏輯電路組合邏輯電路 時序邏輯電路時序邏輯電路 指任何時刻的輸出不僅取決指任何時刻的輸出不僅取決于該時刻輸入信號的組合，而且于該時刻輸入信號的組合，而且與電路原有的狀態(tài)有關(guān)的電路。與電路原有的狀態(tài)有關(guān)的電路。 組合邏輯電路組合邏輯電路二、組合邏輯電路的特點與描述方法二、組合邏輯電路的特點與描述方法 組合邏輯電路的邏輯功能特點：組合邏輯電路的邏輯功能特點： 沒有存儲和記憶作用。沒有存儲和記憶作用

3、。 組合電路的組成特點：組合電路的組成特點： 由門電路構(gòu)成，不含記憶單元，只存在從輸入到輸由門電路構(gòu)成，不含記憶單元，只存在從輸入到輸出的通路，沒有反饋回路。出的通路，沒有反饋回路。 組合電路的描述方法主要有邏輯表達式、組合電路的描述方法主要有邏輯表達式、真值表、卡諾圖和邏輯圖等。真值表、卡諾圖和邏輯圖等。 組合邏輯電路組合邏輯電路主要要求：主要要求：理解組合邏輯電路理解組合邏輯電路分析與設(shè)計的基本方法分析與設(shè)計的基本方法。熟練掌握邏輯功能的熟練掌握邏輯功能的邏輯表達式、真值表、邏輯表達式、真值表、卡諾圖和邏輯圖卡諾圖和邏輯圖表示法及其相互轉(zhuǎn)換。表示法及其相互轉(zhuǎn)換。3.2組合邏輯電路的組合邏輯

4、電路的分析方法和設(shè)計方法分析方法和設(shè)計方法 組合邏輯電路組合邏輯電路3.2.13.2.1組合邏輯電路的基本分析方法組合邏輯電路的基本分析方法分析思路：分析思路：基本步驟：基本步驟：根據(jù)給定邏輯電路，找出輸出輸入間的邏輯關(guān)系，根據(jù)給定邏輯電路，找出輸出輸入間的邏輯關(guān)系，從而確定電路的邏輯功能。從而確定電路的邏輯功能。 根據(jù)給定邏輯圖根據(jù)給定邏輯圖寫出輸出邏輯式寫出輸出邏輯式，并進行必要的化簡，并進行必要的化簡列真值表列真值表分析邏輯功能分析邏輯功能 組合邏輯電路組合邏輯電路 例例 分析下圖所示邏輯分析下圖所示邏輯 電路的功能。電路的功能。解：解： ( (1) )寫出輸出邏輯函數(shù)式寫出輸出邏輯函數(shù)

5、式BAY 1ABCCBACBACBA CBACBA )(CYY 1CBA ABCYY1YY1001010100111( (3) )分析邏輯功能分析邏輯功能( (2) )列邏輯函數(shù)真值表列邏輯函數(shù)真值表111011101001110010100000YCBA輸輸 出出輸輸 入入01010000111100001111根據(jù)異或功能可列出真值表如右表；根據(jù)異或功能可列出真值表如右表；也可先求標(biāo)準(zhǔn)與或式，然后得真值表。后也可先求標(biāo)準(zhǔn)與或式，然后得真值表。后者是分析電路的常用方法，下面介紹之。者是分析電路的常用方法，下面介紹之。通過分析真值表通過分析真值表特點來說明功能。特點來說明功能。 A、B、C 三

6、個輸入變量中，有奇數(shù)個三個輸入變量中，有奇數(shù)個 1時，輸出為時，輸出為 1，否則輸出為，否則輸出為 0。因此，圖示。因此，圖示電路為三位判奇電路，又稱奇校驗電路。電路為三位判奇電路，又稱奇校驗電路。0101001100111111 組合邏輯電路組合邏輯電路 初學(xué)者一般從輸入向輸出逐級寫出各初學(xué)者一般從輸入向輸出逐級寫出各個門的輸出邏輯式。熟練后可從輸出向輸個門的輸出邏輯式。熟練后可從輸出向輸入直接推出整個電路的輸出邏輯式。入直接推出整個電路的輸出邏輯式。 由由 Si 表達式可知，表達式可知，當(dāng)輸入有奇數(shù)個當(dāng)輸入有奇數(shù)個 1 時，時，Si = 1，否則，否則 Si = 0。 例例 分析下圖電路的

7、邏輯功能。分析下圖電路的邏輯功能。解：解：( (2) )列真值表列真值表( (1) )寫出輸出邏輯函數(shù)式寫出輸出邏輯函數(shù)式AiBiCi-1CiSiiiiiiiBACBAC 1)(iiiiiiiiBACBACBA 11111011101001110010100000CiSiCi-1BiAi輸輸 出出輸輸 入入1111000011101000可列出真值表為可列出真值表為1 iiiiCBAS( (3) )分析邏輯功能分析邏輯功能將兩個一位二進制數(shù)將兩個一位二進制數(shù) Ai 、Bi 與低位來的進與低位來的進位位 Ci- -1 相加，相加，Si 為本位和，為本位和，Ci 為向高位產(chǎn)生的為向高位產(chǎn)生的進位。

8、這種功能的電路稱為全加器。進位。這種功能的電路稱為全加器。 組合邏輯電路組合邏輯電路3.2.23.2.2組合邏輯電路的基本設(shè)計方法組合邏輯電路的基本設(shè)計方法 設(shè)計思路：設(shè)計思路：基本步驟：基本步驟： 分析給定邏輯要求，設(shè)計出能實現(xiàn)該功能分析給定邏輯要求，設(shè)計出能實現(xiàn)該功能的組合邏輯電路。的組合邏輯電路。 分析設(shè)計要求并分析設(shè)計要求并列出真值表列出真值表求最簡輸出求最簡輸出邏輯式邏輯式畫邏輯圖畫邏輯圖 工藝設(shè)計。工藝設(shè)計。 首先分析給定問題，弄清楚輸入變量和輸出變量是首先分析給定問題，弄清楚輸入變量和輸出變量是哪些，并規(guī)定它們的符號與邏輯取值哪些，并規(guī)定它們的符號與邏輯取值( (即規(guī)定它們何時即

9、規(guī)定它們何時取值取值 0 ，何時取值，何時取值1) ) 。然后分析輸出變量和輸入變量。然后分析輸出變量和輸入變量間的邏輯關(guān)系，列出真值表。間的邏輯關(guān)系，列出真值表。根據(jù)真值表用代數(shù)法或卡諾圖法求最簡與或式，根據(jù)真值表用代數(shù)法或卡諾圖法求最簡與或式，然后根據(jù)題中對門電路類型的要求，將最簡與或式變?nèi)缓蟾鶕?jù)題中對門電路類型的要求，將最簡與或式變換為與門類型對應(yīng)的最簡式。換為與門類型對應(yīng)的最簡式。 組合邏輯電路組合邏輯電路下面通過例題學(xué)習(xí)下面通過例題學(xué)習(xí)如何設(shè)計組合邏輯電路如何設(shè)計組合邏輯電路 ( (一一) )單輸出組合邏輯電路設(shè)計舉例單輸出組合邏輯電路設(shè)計舉例 例例 設(shè)計一個設(shè)計一個A、B、C三人表

10、決電路。當(dāng)表決某個提案時，三人表決電路。當(dāng)表決某個提案時，多數(shù)人同意，則提案通過，但多數(shù)人同意，則提案通過，但A具有否決權(quán)。用與非門實現(xiàn)。具有否決權(quán)。用與非門實現(xiàn)。解：解： ( (1) )分析設(shè)計要求，列出真值表分析設(shè)計要求，列出真值表設(shè)設(shè) A、B、C 同意提案時取值同意提案時取值為為 1，不同意時取值為，不同意時取值為 0；Y 表示表示表決結(jié)果，提案通過則取值為表決結(jié)果，提案通過則取值為 1，否則取值為否則取值為 0。可得真值表如右?？傻谜嬷当砣缬?。A、B、C三人表決電路三人表決電路多數(shù)人同意，則提案通過，但多數(shù)人同意，則提案通過，但A具有否決權(quán)具有否決權(quán)111011101001110010

11、100000YCBA輸出輸出輸輸 入入0000000011111111110( (2) )化簡輸出函數(shù)化簡輸出函數(shù)Y=AC+ABABC0100 01 11 10 1 1 1 0 0 0 0 0用與非門實現(xiàn)用與非門實現(xiàn)，并求最簡與非式，并求最簡與非式=AC+AB=ACAB 組合邏輯電路組合邏輯電路( (3) )根據(jù)輸出邏輯式畫邏輯圖根據(jù)輸出邏輯式畫邏輯圖YABCY =ACAB 例例 設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。 組合邏輯電路組合邏輯電路BiAi輸輸 入入CiSi輸輸 出出相加的兩個數(shù)相加的兩個數(shù)本位和本位和向高位的進位向高位的進位解：解：(

12、 (2) ) 求最簡輸出函數(shù)式求最簡輸出函數(shù)式Ci = Ai Bi( (3) ) 畫邏輯圖畫邏輯圖iiiBAS 10110101011000111BiAi輸輸 入入CiSi輸輸 出出00 例例 試設(shè)計半加器試設(shè)計半加器電路。電路。將兩個將兩個 1 位二進制位二進制數(shù)相加，而不考慮低位數(shù)相加，而不考慮低位進位的運算電路，稱為進位的運算電路，稱為半加器。半加器。SiCiAiBi( (1) )分析設(shè)計要求，分析設(shè)計要求， 列真值表。列真值表。 ( (二二) )多多輸出組合邏輯電路設(shè)計舉例輸出組合邏輯電路設(shè)計舉例 組合邏輯電路組合邏輯電路半加器電路能用半加器電路能用與非門實現(xiàn)嗎？與非門實現(xiàn)嗎？用與非門

13、實現(xiàn)的半加器電路為用與非門實現(xiàn)的半加器電路為AiBiSiCi1 iiiBAC iiBA iiiiiBABAS iiiiBABA iiiiiiABABBA. . 此式雖非最簡，但這樣可利用此式雖非最簡，但這樣可利用 Ci 中的中的信號信號 Ai Bi ，省去實現(xiàn)省去實現(xiàn) Ai 和和 Bi 的兩個非門，的兩個非門，從而使整體電路最簡。從而使整體電路最簡。 組合邏輯電路組合邏輯電路理解編碼的概念。理解編碼的概念。 理解常用編碼器的類型、邏輯功能和使用方法。理解常用編碼器的類型、邏輯功能和使用方法。3.3常用若干組合邏輯電路常用若干組合邏輯電路3.3.1 編碼器編碼器 組合邏輯電路組合邏輯電路一、編碼

14、器的概念與類型一、編碼器的概念與類型 編碼編碼 將具有特定含義的信息編將具有特定含義的信息編成相應(yīng)二進制代碼的過程。成相應(yīng)二進制代碼的過程。 實現(xiàn)編碼功能的電路實現(xiàn)編碼功能的電路 編碼器編碼器( (即即Encoder) ) 被編被編信號信號 二進制二進制代碼代碼 編編碼碼器器 編碼器編碼器 優(yōu)先編碼器優(yōu)先編碼器 普通編碼器普通編碼器二進制編碼器二進制編碼器 二二- -十進制編碼器十進制編碼器 編碼器編碼器 組合邏輯電路組合邏輯電路為什么要進行編碼？為什么要進行編碼？為了節(jié)約計算機的資源。為了節(jié)約計算機的資源。編碼器的輸入、輸出之間應(yīng)滿足如下編碼器的輸入、輸出之間應(yīng)滿足如下關(guān)系：關(guān)系：mN2需要

15、編碼的信息量需要編碼的信息量 二進制數(shù)的位數(shù)二進制數(shù)的位數(shù) 組合邏輯電路組合邏輯電路二、二進制編碼器二、二進制編碼器由上式可列出真值表為由上式可列出真值表為原原碼碼輸輸出出Y0=I1I3I5I71111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0輸輸 出出輸輸 入入被編信號高電平有效。被編信號高電平有效。要求：輸入信號有要求：輸入信號有8個，個，被編被編信號高電平有效，原碼輸出。信號高電平有效，原碼輸出。用用 n 位二進制數(shù)碼對

16、位二進制數(shù)碼對 2n 個個輸入信號進行編碼的電路。輸入信號進行編碼的電路。 二、二進制編碼器二、二進制編碼器Y0=I1I3I5I7Y2=I4I5I6I7Y1=I2I3I6I7I1I2I3I4I5I6I7Y0Y1Y23 位二進制位二進制編碼器編碼器由真值表得到表達式如下：由真值表得到表達式如下：畫畫電電路路圖圖 組合邏輯電路組合邏輯電路I1I2I3I4I5I6I7Y0Y1Y2I8I9Y310 線線 4 線編碼器線編碼器原碼輸出原碼輸出1001100000000000010100000000111000100000000110000100000010100000100000001000000100

17、0011000000001000010000000001001000000000001000000000000001Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1I0輸出輸出輸入輸入被編信號被編信號高電平有效高電平有效三、二十進制編碼器三、二十進制編碼器 組合邏輯電路組合邏輯電路普通的編碼器存在的問題：普通的編碼器存在的問題：每一時刻只有一個信息有效，當(dāng)輸入信息每一時刻只有一個信息有效，當(dāng)輸入信息中出現(xiàn)不該出現(xiàn)的組合時，輸出混亂。中出現(xiàn)不該出現(xiàn)的組合時，輸出混亂。優(yōu)先編碼器優(yōu)先編碼器允許同時輸入兩個以上編碼信號。不過在設(shè)允許同時輸入兩個以上編碼信號。不過在設(shè)計編碼器時已經(jīng)將所有的輸入信號

18、按優(yōu)先順計編碼器時已經(jīng)將所有的輸入信號按優(yōu)先順序排了隊，當(dāng)幾個輸入信號同時出現(xiàn)時，只序排了隊，當(dāng)幾個輸入信號同時出現(xiàn)時，只對其中優(yōu)先權(quán)最高的一個進行編碼。對其中優(yōu)先權(quán)最高的一個進行編碼。四、優(yōu)先編碼器四、優(yōu)先編碼器 ( (即即 Priority Encoder)Priority Encoder) 以以8線線3線優(yōu)先編碼器為例線優(yōu)先編碼器為例 組合邏輯電路組合邏輯電路下圖是下圖是8線線3線優(yōu)先編碼器線優(yōu)先編碼器74LS148的邏輯圖的邏輯圖圖3.3.3 8線3線優(yōu)先編碼器74LS148的邏輯圖輸入輸入和輸和輸出均出均以低以低電平電平作為作為有效有效信號信號 組合邏輯電路組合邏輯電路 組合邏輯電路

19、組合邏輯電路SIIIIY)(76542SIIIIIIIIY)(765435421SIIIIIIIIIIY)(76564364210得到表達式為：得到表達式為：為了擴展電路的功能和增加使用的靈活性，為了擴展電路的功能和增加使用的靈活性，在在74LS148的邏輯電路中附加了由門的邏輯電路中附加了由門G1、G2和和G3組成的控制電路。組成的控制電路。(1) 為選通輸入端，在為選通輸入端，在 時，編碼器才正時，編碼器才正常工作；而在常工作；而在 時，所有的輸出均被封鎖時，所有的輸出均被封鎖為高電平。為高電平。S0S1S 組合邏輯電路組合邏輯電路)(76543210SIIIIIIIIYSSIIIIIII

20、ISSIIIIIIIIYEX)()(7654321076543210只有當(dāng)所有的編碼輸入端都是高電平（即沒有只有當(dāng)所有的編碼輸入端都是高電平（即沒有編碼輸入），而且編碼輸入），而且S=1時，時， 才是低電平。因才是低電平。因此此 表示表示“電路工作，但無編碼輸入電路工作，但無編碼輸入”。SYSY只要有任何一個編碼輸入端有低電平信號輸只要有任何一個編碼輸入端有低電平信號輸入，且入，且S=1， 即為低電平，因此即為低電平，因此 的低電的低電平信號表示平信號表示“電路工作，而且有編碼輸入電路工作，而且有編碼輸入”。EXYEXY(2)(3) 組合邏輯電路組合邏輯電路 組合邏輯電路組合邏輯電路圖圖3.1

21、0 8線線-3線優(yōu)先編碼器線優(yōu)先編碼器 74148的邏輯符號圖的邏輯符號圖 組合邏輯電路組合邏輯電路CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9二二 - - 十進制優(yōu)先編碼器十進制優(yōu)先編碼器 CT74LS147I9 = 1，I8 = 0 時時，不論不論 I0 I7 為為 0 還是還是 1，電路只，電路只對對 I8 進行編進行編碼，輸出反碼碼，輸出反碼 0111。反碼輸出反碼輸出被編信號輸入，被編信號輸入，( (省省略了略了 I0) )，低電平有效。，低電平有效。011111111111010111111111000111111110110111111001011111

22、0100111100001110111010011001111111111111Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1輸出輸出輸入輸入 I9 = 0 時時，不論其他，不論其他 Ii 為為 0 還是還是 1，電路只，電路只對對 I9 進行編進行編碼碼，輸出，輸出 Y3Y2Y1Y0 = 0110，為反碼，其原碼為為反碼，其原碼為 1001。111010011001111111111111無編碼請求無編碼請求Y3Y2Y1Y0=1111依依次次類類推推CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9被編信號優(yōu)先級別從高到被編信號優(yōu)先級別從高到低依次為低依次為 I9、

23、I8、I7、I6、I5、 I4、I3、I2、I1、I0。輸出為。輸出為BCD碼的反碼。碼的反碼。 組合邏輯電路組合邏輯電路例：用兩片例：用兩片74148組成的組成的16位輸入、位輸入、4位二進制碼輸位二進制碼輸出的優(yōu)先編碼器出的優(yōu)先編碼器 組合邏輯電路組合邏輯電路主要要求：主要要求： 理解譯碼的概念。理解譯碼的概念。 掌握二進制譯碼器掌握二進制譯碼器 CT74LS138 的的邏輯功能和邏輯功能和使用方法。使用方法。 3.3.2譯碼器譯碼器 理解其他常用譯碼器的邏輯功能和使用方法。理解其他常用譯碼器的邏輯功能和使用方法。 組合邏輯電路組合邏輯電路一、譯碼的概念與類型一、譯碼的概念與類型 譯碼譯碼

24、是是編碼編碼的逆過程。的逆過程。 將表示特定意義信息的將表示特定意義信息的二進制代碼翻譯出來。二進制代碼翻譯出來。 實現(xiàn)譯碼功能的電路實現(xiàn)譯碼功能的電路 譯碼器譯碼器( (即即 Decoder) ) 二進制二進制代碼代碼 與輸入代與輸入代碼對應(yīng)的碼對應(yīng)的特定信息特定信息 譯譯碼碼器器 譯碼器譯碼器 二進制譯碼器二進制譯碼器 二二 - - 十進制譯碼器十進制譯碼器 數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器 通用譯碼器通用譯碼器 組合邏輯電路組合邏輯電路二、二進制譯碼器二、二進制譯碼器 將輸入二進制代碼譯將輸入二進制代碼譯成相應(yīng)輸出信號的電路。成相應(yīng)輸出信號的電路。 n 位位二進制二進制代碼代碼 2n 個個譯

25、碼譯碼輸出輸出二進制二進制譯碼器譯碼器 譯碼輸出譯碼輸出100011010001001010000100Y3Y2Y1Y0A0A1譯碼輸入譯碼輸入譯碼輸出高電平有效譯碼輸出高電平有效譯碼輸出譯碼輸出011111101101110110111000Y3Y2Y1Y0A0A1譯碼輸入譯碼輸入0000譯碼輸出低電平有效譯碼輸出低電平有效 組合邏輯電路組合邏輯電路譯碼輸出譯碼輸出100011010001001010000100Y3Y2Y1Y0A0A1譯碼輸入譯碼輸入譯碼輸出譯碼輸出011111101101110110111000Y3Y2Y1Y0A0A1譯碼輸入譯碼輸入0000010AAY011AAY012

26、AAY013AAY010AAY011AAY012AAY013AAY 組合邏輯電路組合邏輯電路0111111111110111111011110111111011110111100111110111110111110110101111110110011111110000Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2輸出輸出輸入輸入CT74LS138 真值表真值表( (一一) ) 3 線線 8 線線譯碼器譯碼器Y0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m7

27、 組合邏輯電路組合邏輯電路用與非門構(gòu)成的用與非門構(gòu)成的3線線8線譯碼器線譯碼器 ( (二二) ) 3 線線 8 線線譯碼器譯碼器 CT74LS138 簡介簡介 組合邏輯電路組合邏輯電路CT74LS138A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7邏輯功能示意圖邏輯功能示意圖 3 位位二二進制碼進制碼輸入端輸入端8 個個譯碼輸出端譯碼輸出端低電平有效。低電平有效。使能端使能端 STA 高電平有效，高電平有效， STB、STC 低低電平有效，即當(dāng)電平有效，即當(dāng) STA = 1， STB = STC = 0 時時譯碼譯碼，否則禁止譯碼。，否則禁止譯碼

28、。 組合邏輯電路組合邏輯電路01111111111011011111101101110111111010111101111001011111011111001111110110100111111101100011111111000001111111110111111111Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STB+STCSTA輸出輸出輸入輸入CT74LS138 真值表真值表允許譯碼器工作允許譯碼器工作禁止禁止譯碼譯碼 Y7 Y0 由輸入二進制碼由輸入二進制碼 A2、A1、A0 的取值決定。的取值決定。0111111111111111110101010101010101000100000

29、00000輸出邏輯函數(shù)式輸出邏輯函數(shù)式Y(jié)0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m700001000Y0=A2A1A0=m0Y1=A2A1A0=m1二進制譯碼器能譯出輸入變量二進制譯碼器能譯出輸入變量的全部取值組合，故又稱變量譯碼的全部取值組合，故又稱變量譯碼器，也稱全譯碼器。器，也稱全譯碼器。其輸出端能提其輸出端能提供輸入變量的全部最小項。供輸入變量的全部最小項。 組合邏輯電路組合邏輯電路例例試用兩片試用兩片3線線8線譯碼器線譯碼器74LS138組

30、成組成4線線16線譯碼器，將輸入的線譯碼器，將輸入的4位二進制代碼位二進制代碼D3D2D1D0譯成譯成16個獨立的低電平信號個獨立的低電平信號 。150 ZZ 組合邏輯電路組合邏輯電路圖3.3.10 二十進制譯碼器74LS42返回返回二、二十進制譯碼器二、二十進制譯碼器 將將 BCD 碼的十組代碼譯成碼的十組代碼譯成 0 9 十個對應(yīng)十個對應(yīng)輸出信號的電路，又稱輸出信號的電路，又稱 4 線線 10 線線譯碼器。譯碼器。 組合邏輯電路組合邏輯電路 8421BCD 碼輸入端，碼輸入端，從高位到低位依次為從高位到低位依次為 A3、A2、A1 和和 A0 。 10 個譯碼輸出端，個譯碼輸出端，低電平低

31、電平 0 有效。有效。4 線線- -10 線譯碼器線譯碼器CT74LS42邏輯示意圖邏輯示意圖Y1Y0Y3Y4Y2Y5Y6Y7Y8Y9A0A1A2CT74LS42A3 組合邏輯電路組合邏輯電路YA0A1A2數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器譯譯碼碼器器YYYYYY驅(qū)驅(qū)動動器器YYYYYYYA3a數(shù)碼顯示器數(shù)碼顯示器bcdefgbcdefgabcdefga三、數(shù)碼顯示譯碼器三、數(shù)碼顯示譯碼器 將輸入的將輸入的 BCD 碼譯成相應(yīng)輸出信號，碼譯成相應(yīng)輸出信號，以驅(qū)動顯示器顯示出相應(yīng)數(shù)字的電路。以驅(qū)動顯示器顯示出相應(yīng)數(shù)字的電路。 ( (一一) ) 數(shù)碼顯示譯碼器的結(jié)構(gòu)和功能示意數(shù)碼顯示譯碼器的結(jié)構(gòu)和功能示

32、意0101a數(shù)碼顯示器數(shù)碼顯示器bcdefgYA0A1A2數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器譯譯碼碼器器YYYYYY驅(qū)驅(qū)動動器器YYYYYYYA3bcdefgabcdefga輸入輸入 BCD 碼碼輸出驅(qū)動七段數(shù)碼管顯示相應(yīng)數(shù)字輸出驅(qū)動七段數(shù)碼管顯示相應(yīng)數(shù)字0001 組合邏輯電路組合邏輯電路( (二二) )數(shù)碼顯示器簡介數(shù)碼顯示器簡介數(shù)字設(shè)備中用得較多的為七段數(shù)碼顯示器，又稱數(shù)數(shù)字設(shè)備中用得較多的為七段數(shù)碼顯示器，又稱數(shù)碼管。常用的有半導(dǎo)體數(shù)碼顯示器碼管。常用的有半導(dǎo)體數(shù)碼顯示器( (LED) )和液晶顯示器和液晶顯示器( (LCD) )等。它們由七段可發(fā)光的字段組合而成。等。它們由七段可發(fā)光的字段組

33、合而成。 1. 七段半導(dǎo)體數(shù)碼顯示器七段半導(dǎo)體數(shù)碼顯示器( (LED) ) abcdefgDPag fCOMbce dCOMDPabcdefgDP發(fā)光字段，由管腳發(fā)光字段，由管腳 a g 電平控制是否發(fā)光。電平控制是否發(fā)光。小數(shù)點，需要時才點亮。小數(shù)點，需要時才點亮。顯示的數(shù)字形式顯示的數(shù)字形式發(fā)光原理發(fā)光原理顯顯示示結(jié)結(jié)構(gòu)構(gòu)字型字型 組合邏輯電路組合邏輯電路主要優(yōu)點：字形清晰、工作電壓低、體積小、可靠主要優(yōu)點：字形清晰、工作電壓低、體積小、可靠 性高、響應(yīng)速度快、壽命長和亮度高等。性高、響應(yīng)速度快、壽命長和亮度高等。 主要缺點：工作電流大，每字段工作電流約主要缺點：工作電流大，每字段工作電流

34、約 10 mA 。 共陽接法共陽接法 共陰接法共陰接法 半導(dǎo)體數(shù)碼顯示器內(nèi)部接法半導(dǎo)體數(shù)碼顯示器內(nèi)部接法COMCOMDP gfedcbaDP gfedcbaCOMCOMVCC+5 V串接限流電阻串接限流電阻 a g 和和 DP 為低電平為低電平時才能點亮相應(yīng)發(fā)光段。時才能點亮相應(yīng)發(fā)光段。 a g 和和 DP 為高電平為高電平時才能點亮相應(yīng)發(fā)光段。時才能點亮相應(yīng)發(fā)光段。共陽接法數(shù)碼顯示器需要配共陽接法數(shù)碼顯示器需要配用輸出低電平有效的譯碼器。用輸出低電平有效的譯碼器。 共陰接法數(shù)碼顯示器需要配共陰接法數(shù)碼顯示器需要配用輸出高電平有效的譯碼器。用輸出高電平有效的譯碼器。RR共陽極共陽極共陰極共陰極

35、 組合邏輯電路組合邏輯電路圖3.3.11 半導(dǎo)體數(shù)碼管BS201A （a）外形圖 （b）等效電路返回返回 組合邏輯電路組合邏輯電路即液態(tài)晶體即液態(tài)晶體 2. 液晶液晶顯示器顯示器( (LCD) ) 液晶顯示原理：無外加電場作用時，液晶分子排液晶顯示原理：無外加電場作用時，液晶分子排列整齊，入射的光線絕大部分被反射回來，液晶呈透列整齊，入射的光線絕大部分被反射回來，液晶呈透明狀態(tài)，不顯示數(shù)字；當(dāng)在明狀態(tài)，不顯示數(shù)字；當(dāng)在相應(yīng)字段的電極上加電壓相應(yīng)字段的電極上加電壓時，液晶中的導(dǎo)電正離子作定向運動，在運動過程中時，液晶中的導(dǎo)電正離子作定向運動，在運動過程中不斷撞擊液晶分子，不斷撞擊液晶分子，破壞了

36、液晶分子的整齊排列，液破壞了液晶分子的整齊排列，液晶對入射光產(chǎn)生散射而變成了暗灰色，于是顯示出相晶對入射光產(chǎn)生散射而變成了暗灰色，于是顯示出相應(yīng)的數(shù)字。應(yīng)的數(shù)字。當(dāng)外加電壓斷開后，液晶分子又將恢復(fù)到當(dāng)外加電壓斷開后，液晶分子又將恢復(fù)到整齊排列狀態(tài)，字形隨之消失。整齊排列狀態(tài)，字形隨之消失。 abcdefgDPag fCOMbce dCOMDP顯顯示示結(jié)結(jié)構(gòu)構(gòu)字型字型發(fā)發(fā)光光原原理理 組合邏輯電路組合邏輯電路圖3.3.12 液晶顯示器的結(jié)構(gòu)及符號（a）未加電場時 （b）加電場以后 （c）符號返回返回 組合邏輯電路組合邏輯電路圖3.3.13 用異或異或門驅(qū)動液晶顯示器 （a）電路 （b）電壓波形主

37、要優(yōu)點：工作電壓低，功耗極小。主要優(yōu)點：工作電壓低，功耗極小。 主要缺點：顯示欠清晰，響應(yīng)速度慢。主要缺點：顯示欠清晰，響應(yīng)速度慢。 組合邏輯電路組合邏輯電路（三）、（三）、 BCD七段顯示譯碼器七段顯示譯碼器 半導(dǎo)體數(shù)碼管和液晶顯示器都可以用半導(dǎo)體數(shù)碼管和液晶顯示器都可以用TTL或或CMOS集成電路直接驅(qū)動。為此，就集成電路直接驅(qū)動。為此，就需要使用顯示譯碼器將需要使用顯示譯碼器將BCD代碼譯成數(shù)碼管代碼譯成數(shù)碼管所需要的驅(qū)動信號，以便使數(shù)碼管用十進制所需要的驅(qū)動信號，以便使數(shù)碼管用十進制數(shù)字顯示出數(shù)字顯示出BCD代碼所表示的數(shù)值。代碼所表示的數(shù)值。舉例說明舉例說明輸入為輸入為8421BCD

38、碼，用碼，用A3、A2、A1、A0表示表示輸出用輸出用Ya、Yb、Yc、Yd、Ye、Yf、Yg表示表示半導(dǎo)體數(shù)碼管為共陰極接法。半導(dǎo)體數(shù)碼管為共陰極接法。 組合邏輯電路組合邏輯電路 組合邏輯電路組合邏輯電路圖3.3.14 BCD七段顯示譯碼器的卡諾圖返回返回 組合邏輯電路組合邏輯電路圖3.3.15 BCD七段顯示譯碼器7448的邏輯圖返回返回 組合邏輯電路組合邏輯電路附加控制電路用于擴展電路功能。附加控制電路用于擴展電路功能。燈測試輸入燈測試輸入 ：LTRBIRBOBI /滅零輸入滅零輸入 ：滅燈輸入滅燈輸入/滅零輸出滅零輸出 ：當(dāng)當(dāng) 時，驅(qū)動數(shù)碼管的七段同時時，驅(qū)動數(shù)碼管的七段同時點亮，以檢

39、查該數(shù)碼管各段能否正點亮，以檢查該數(shù)碼管各段能否正常發(fā)光。平時應(yīng)置為高電平。常發(fā)光。平時應(yīng)置為高電平。0LT目的：為了能把不希望顯示的零熄滅。目的：為了能把不希望顯示的零熄滅。使使 可使本來應(yīng)該顯示的可使本來應(yīng)該顯示的0熄滅。熄滅。 0RBI這是一個雙功能的輸入這是一個雙功能的輸入/輸出端，作為輸入時，稱滅燈輸出端，作為輸入時，稱滅燈輸入控制端。只要輸入控制端。只要 ，數(shù)碼管熄滅；作為輸出端使，數(shù)碼管熄滅；作為輸出端使用時，稱滅零輸出端，只有當(dāng)用時，稱滅零輸出端，只有當(dāng)A3=A2=A1=A0=0，而且，而且有滅零輸入信號有滅零輸入信號 （ ）時，）時， 才會給出低電平。才會給出低電平。因此，因

40、此， 表示譯碼器已將本來應(yīng)該顯示的零熄滅表示譯碼器已將本來應(yīng)該顯示的零熄滅了。了。0BI0RBIRBO0RBO 組合邏輯電路組合邏輯電路圖圖3.3.17 用用7448驅(qū)動驅(qū)動BS201的連接方法的連接方法返回返回用用7448驅(qū)動共陰極的半導(dǎo)體數(shù)碼管的接法驅(qū)動共陰極的半導(dǎo)體數(shù)碼管的接法 組合邏輯電路組合邏輯電路圖圖3.3.18 有滅零控制的有滅零控制的8位數(shù)碼顯示系統(tǒng)位數(shù)碼顯示系統(tǒng)返回返回有滅零控制的有滅零控制的多位數(shù)碼顯示系統(tǒng)的連接方法多位數(shù)碼顯示系統(tǒng)的連接方法 組合邏輯電路組合邏輯電路主要要求：主要要求：理解數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用。理解數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用。理解常用理解常用數(shù)據(jù)

41、選擇器的邏輯功能及其使用數(shù)據(jù)選擇器的邏輯功能及其使用。3.3.3數(shù)據(jù)選擇器和數(shù)據(jù)分配器數(shù)據(jù)選擇器和數(shù)據(jù)分配器 組合邏輯電路組合邏輯電路D0YD1D2D34 選選 1 數(shù)據(jù)選擇器工作示意圖數(shù)據(jù)選擇器工作示意圖A1A0一、數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用一、數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用 數(shù)據(jù)選擇器數(shù)據(jù)選擇器: : 根據(jù)地址碼的要求，從多路輸入信號中根據(jù)地址碼的要求，從多路輸入信號中 選擇其中一路輸出的電路選擇其中一路輸出的電路. .又稱多路選擇器又稱多路選擇器( (Multiplexer，簡稱，簡稱MUX) )或多路開關(guān)?；蚨嗦烽_關(guān)。多路輸入多路輸入一路輸出一路輸出地址碼輸入地址碼輸入10Y=D1D1

42、常用常用 2 選選 1、4 選選 1、8 選選 1和和 16 選選 1 等數(shù)據(jù)選擇器。等數(shù)據(jù)選擇器。 數(shù)據(jù)選擇器的輸入信號個數(shù)數(shù)據(jù)選擇器的輸入信號個數(shù) N 與地址與地址碼個數(shù)碼個數(shù) n 的關(guān)系為的關(guān)系為 N = 2n多到一的多到一的數(shù)字開關(guān)數(shù)字開關(guān) 組合邏輯電路組合邏輯電路數(shù)據(jù)分配器數(shù)據(jù)分配器: : 根據(jù)地址碼的要求，將一路數(shù)據(jù)根據(jù)地址碼的要求，將一路數(shù)據(jù) 分配到指定輸出通道上去的電路。分配到指定輸出通道上去的電路。Demultiplexer，簡稱簡稱DMUXY0DY1Y2Y34 路數(shù)據(jù)分配器工作示意圖路數(shù)據(jù)分配器工作示意圖A1A0一路輸入一路輸入多路輸出多路輸出地址碼輸入地址碼輸入10Y1

43、= DD一到多的一到多的數(shù)字開關(guān)數(shù)字開關(guān) 組合邏輯電路組合邏輯電路二、數(shù)據(jù)選擇器的邏輯功能及其使用二、數(shù)據(jù)選擇器的邏輯功能及其使用 1. 8 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 CT74LS151 CT74LS151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151的邏輯功能示意圖的邏輯功能示意圖 8 路數(shù)據(jù)輸入端路數(shù)據(jù)輸入端地址信號地址信號輸入端輸入端互補輸出端互補輸出端使能端，低使能端，低電平有效電平有效 組合邏輯電路組合邏輯電路CT74LS151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151邏輯功能示意圖邏輯功能示意圖 ST = 1 時禁止

44、時禁止數(shù)據(jù)選擇器工作數(shù)據(jù)選擇器工作ST = 0 時，時，數(shù)據(jù)選擇器數(shù)據(jù)選擇器工作。工作。選擇哪一路信號輸出選擇哪一路信號輸出由地址碼決定。由地址碼決定。8 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器CT74LS151 真值表真值表 D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D00000101YYA0A1A2ST輸輸 出出輸入輸入 組合邏輯電路組合邏輯電路因為若因為若A2A1A0=000，則，則因為若因為若A2A1A0=010，則，則Y=D0Y=D2D7D71110D6D60110D5D51010D4D40010D3D31100D2D

45、20100D1D11000D0D00000101YYA0A1A2ST輸輸 出出輸入輸入CT74LS151 輸出函數(shù)表達式輸出函數(shù)表達式1 00 00 00 00 01 00 00 0Y = A2A1A0D0 + A2A1A0D1 + A2A1A0D2+ A2A1A0D3+ A2A1A0D4+ A2A1A0D5+ A2A1A0D6+ A2A1A0D7Y = A2A1A0D0 + A2A1A0D1 + A2A1A0D2+ A2A1A0D3+ A2A1A0D4+ A2A1A0D5+ A2A1A0D6+ A2A1A0D7 = m0D0+ m1D1+m2D2+ m3D3+ m4D4+m5D5+ m6D6

46、+ m7D7 組合邏輯電路組合邏輯電路2. 雙雙 4 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 74153 74153 1STA1A01D01D31D21D11ST1Y2Y雙雙4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74153邏邏輯功能示意圖輯功能示意圖 2D02D32D22D12ST2ST兩個數(shù)據(jù)選擇器兩個數(shù)據(jù)選擇器的公共地址輸入端。的公共地址輸入端。數(shù)據(jù)選擇器數(shù)據(jù)選擇器 1 的輸出的輸出數(shù)據(jù)選擇器數(shù)據(jù)選擇器 1 的數(shù)的數(shù)據(jù)輸入、使能輸入。據(jù)輸入、使能輸入。數(shù)據(jù)選擇器數(shù)據(jù)選擇器 2 的數(shù)的數(shù)據(jù)輸入、使能輸入。據(jù)輸入、使能輸入。數(shù)據(jù)選擇器數(shù)據(jù)選擇器 2 的輸出的輸出內(nèi)含兩個相同的內(nèi)含兩個相同的 4 選選 1 數(shù)據(jù)選

47、擇器。數(shù)據(jù)選擇器。 組合邏輯電路組合邏輯電路111100011011010000101110000100110000 0000011Y1D01D11D21D3A0A11ST輸出輸出輸入輸入 74153 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 1 真值表真值表1D01D11D21D31ST使能端低電平有效使能端低電平有效111100011011010000101110000100110000 00001D01D11D21D301數(shù)據(jù)選擇器數(shù)據(jù)選擇器 2 的邏輯功能同理。的邏輯功能同理。1ST = 1 時，禁止時，禁止數(shù)據(jù)數(shù)據(jù)選擇器工作，輸出選擇器工作，輸出 1Y = 0。1ST = 0 時時，數(shù)據(jù)選擇，數(shù)據(jù)選擇器

48、工作。器工作。輸出哪一路數(shù)據(jù)輸出哪一路數(shù)據(jù)由地址碼由地址碼 A1 A0 決定決定。 組合邏輯電路組合邏輯電路 74153 數(shù)據(jù)選擇器數(shù)據(jù)選擇器輸出函數(shù)式輸出函數(shù)式1Y = A1 A0 1D0 + A1 A0 1D1 + A1 A0 1D2 + A1 A0 1D3 = m0 1D0 + m1 1D1 + m2 1D2 + m3 1D32Y = A1 A0 2D0 + A1 A0 2D1+ A1 A0 2D2+ A1 A0 2D3 = m0 2D0 + m1 2D1 + m2 2D2 + m3 2D3 組合邏輯電路組合邏輯電路例例試用兩個帶附加控制端的試用兩個帶附加控制端的4選選1數(shù)據(jù)選數(shù)據(jù)選擇器

49、組成一個擇器組成一個8選選1數(shù)據(jù)選擇器。數(shù)據(jù)選擇器。 組合邏輯電路組合邏輯電路主要要求：主要要求： 理解加法器的邏輯功能及應(yīng)用。理解加法器的邏輯功能及應(yīng)用。了解數(shù)值比較器的作用。了解數(shù)值比較器的作用。 3.3.4數(shù)值比較器和加法器數(shù)值比較器和加法器 組合邏輯電路組合邏輯電路一、數(shù)值比較器一、數(shù)值比較器 Digital Comparator，又稱數(shù)字比，又稱數(shù)字比較器。較器。用于比較兩個數(shù)的大小。用于比較兩個數(shù)的大小。 ( (一一) ) 1 位數(shù)值比較器位數(shù)值比較器 輸輸 入入輸輸 出出ABY(AB)Y(AB)Y(A=B)00001010101010011001ABAABABBY(AB) BAA

50、BBABAYBABAYBAAAY=+=)=(=)( 組合邏輯電路組合邏輯電路 ( (二二) ) 多位數(shù)值比較器多位數(shù)值比較器可利用可利用 1 位數(shù)值比較器構(gòu)成位數(shù)值比較器構(gòu)成比較原理：從最高位開始逐步向低位進行比較。比較原理：從最高位開始逐步向低位進行比較。例如例如 比較比較 A = A3A2A1A0 和和 B = B3B2B1B0 的大?。旱拇笮。?若若 A3 B3，則，則 A B；若；若 A3 B3，則，則 A B2，則，則 A B；若；若 A2 B2，則，則 A 地址選擇端的端數(shù)地址選擇端的端數(shù)可將邏輯函數(shù)輸入變量接數(shù)據(jù)選擇器的可將邏輯函數(shù)輸入變量接數(shù)據(jù)選擇器的地址輸入地址輸入端和端和數(shù)

51、據(jù)輸入端數(shù)據(jù)輸入端。 組合邏輯電路組合邏輯電路 CT74LS151 有有 A2、A1 、A0 三個地址輸入端，三個地址輸入端，正好用以輸入三變量正好用以輸入三變量 A、B、C 。 例例 試用數(shù)據(jù)選擇器實現(xiàn)函數(shù)試用數(shù)據(jù)選擇器實現(xiàn)函數(shù) Y = AB + AC + BC 。Y為三變量函數(shù)為三變量函數(shù) ，故選用故選用 8 選選 1 數(shù)據(jù)選擇器，現(xiàn)數(shù)據(jù)選擇器，現(xiàn)選用選用 CT74LS151。解：解：( (2) )寫出邏輯函數(shù)的寫出邏輯函數(shù)的最小項表達式最小項表達式Y(jié) = AB + AC + BC = ABC + ABC + ABC + ABC( (3) ) 寫出數(shù)據(jù)選擇器的輸出表達式寫出數(shù)據(jù)選擇器的輸出

52、表達式Y(jié)= A2A1A0D0 + A2A1A0D1 + A2A1A0D2 + A2A1A0D3 + A2A1A0D4 + A2A1A0D5 + A2A1A0D6 + A2A1A0D7( (4) )比較比較 Y 和和 Y兩式中最小項的對應(yīng)關(guān)系兩式中最小項的對應(yīng)關(guān)系( (1) )選擇數(shù)據(jù)選擇器選擇數(shù)據(jù)選擇器令令 A = A2 ，B = A1 ，C = A0則則 Y= ABCD0 + ABCD1 + ABCD2 + ABCD3 + ABCD4 + ABCD5 + ABCD6 + ABCD7ABCABCABCABCABCABCABCABC+ 為使為使 Y = Y，應(yīng)令，應(yīng)令D0 = D1 = D2 =

53、 D4= 0D3 = D5 = D6 = D7 = 1 組合邏輯電路組合邏輯電路( (5) )畫連線圖畫連線圖CT74LS151A2A1A0D0D7D6D5D4D3D2D1STYYYABC1即可得輸出函數(shù)即可得輸出函數(shù)D0D2D1D4D7D6D5D31 組合邏輯電路組合邏輯電路 例例 試用試用4 4選選1 1數(shù)據(jù)選擇器實現(xiàn)函數(shù)數(shù)據(jù)選擇器實現(xiàn)函數(shù) Y = AB + AC + BC 。L=AC+AB+BC =ABC+ABC+ABC+ABC+BC =A(BC)+A(BC)+(BC) B CYA01A0D0YA1 D2 D3 D1L = A1 A0 1D0 + A1 A0 1D1 + A1 A0 1D

54、2 + A1 A0 1D3 A1-B, A2-C1D0=0, 1D1=A, 1D2=A, 1D3=1 組合邏輯電路組合邏輯電路3.4.3 加法器的應(yīng)用加法器的應(yīng)用設(shè)計一個代碼轉(zhuǎn)換電路，將設(shè)計一個代碼轉(zhuǎn)換電路，將8421BCD代碼轉(zhuǎn)換成余代碼轉(zhuǎn)換成余三碼。三碼。設(shè)計一個代碼轉(zhuǎn)換電路，將余三碼轉(zhuǎn)換成設(shè)計一個代碼轉(zhuǎn)換電路，將余三碼轉(zhuǎn)換成8421BCD代碼。代碼。代碼轉(zhuǎn)換電路代碼轉(zhuǎn)換電路 組合邏輯電路組合邏輯電路例例3.13 圖圖3.47中中74283為為4位全加器，輸入位全加器，輸入3位二進位二進制數(shù)制數(shù)ABC，輸出，輸出D4D0，試分析其邏輯功能。，試分析其邏輯功能。輸出是輸入值的輸出是輸入值的3

55、倍，所以這是一個倍，所以這是一個乘乘3電路電路。 組合邏輯電路組合邏輯電路* 綜合舉例綜合舉例 例例 用雙用雙4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74153設(shè)計三人表決電設(shè)計三人表決電路。路。 例例 用用3線線-8線譯碼器附加必要的門電路構(gòu)線譯碼器附加必要的門電路構(gòu)成一位全減器。成一位全減器。 組合邏輯電路組合邏輯電路例例已知某多功能邏輯運算電路的功能表如下已知某多功能邏輯運算電路的功能表如下表所示，試用一片表所示，試用一片8選選1 數(shù)據(jù)選擇器并附加必數(shù)據(jù)選擇器并附加必要的門電路實現(xiàn)該電路。要的門電路實現(xiàn)該電路。A+B1 0A B1 1AB0 1AB0 0FG1 G0 組合邏輯電路組合邏輯電路一、競爭

56、冒險現(xiàn)象及其危害一、競爭冒險現(xiàn)象及其危害當(dāng)信號通過門電路時，將產(chǎn)生時間延遲。因此，當(dāng)信號通過門電路時，將產(chǎn)生時間延遲。因此，同一個門的一組輸入信號，同一個門的一組輸入信號，由于它們在此前通過不同由于它們在此前通過不同數(shù)目的門，數(shù)目的門，到達門輸入端的時間會有先有后，這種現(xiàn)到達門輸入端的時間會有先有后，這種現(xiàn)象稱為競爭。象稱為競爭。邏輯門因輸入端的邏輯門因輸入端的競爭而導(dǎo)致輸出產(chǎn)生競爭而導(dǎo)致輸出產(chǎn)生不應(yīng)有的不應(yīng)有的尖峰干擾脈沖的現(xiàn)象，稱為冒險。尖峰干擾脈沖的現(xiàn)象，稱為冒險。可能導(dǎo)致錯誤動作可能導(dǎo)致錯誤動作 組合邏輯電路組合邏輯電路二、競爭冒險的產(chǎn)生原因及消除方法二、競爭冒險的產(chǎn)生原因及消除方法負

57、尖峰脈沖冒險舉例負尖峰脈沖冒險舉例 可見，在組合邏輯電路中，當(dāng)一個門電路可見，在組合邏輯電路中，當(dāng)一個門電路( (如如 G2) )輸入兩個向相反方向變化的互補信號時，輸入兩個向相反方向變化的互補信號時，則在輸出端則在輸出端可能會產(chǎn)生尖峰干擾脈沖?？赡軙a(chǎn)生尖峰干擾脈沖。正尖峰脈沖冒險舉例正尖峰脈沖冒險舉例G2G1AYY=A+AA理理想想考慮門延時考慮門延時AY11AY1tpdG2G1AYY=AAA理理想想考慮門延時考慮門延時Y0AAY1tpd 組合邏輯電路組合邏輯電路一、競爭與冒險的判斷一、競爭與冒險的判斷代數(shù)法：代數(shù)法：邏輯函數(shù)在一定的條件下能簡化成邏輯函數(shù)在一定的條件下能簡化成AAYAAY

58、AAYAAY則可能有冒險。例例3.14 組合邏輯電路的邏輯表達式為組合邏輯電路的邏輯表達式為FABACCD試判斷該電路是否可能存在競爭與試判斷該電路是否可能存在競爭與冒險冒險現(xiàn)象。現(xiàn)象。 組合邏輯電路組合邏輯電路卡諾圖法：卡諾圖法：如圖所示電路的卡諾圖兩圈相切，故有險象。如圖所示電路的卡諾圖兩圈相切，故有險象。如函數(shù)卡諾圖上為簡化的圈相切，且相切處又無其如函數(shù)卡諾圖上為簡化的圈相切，且相切處又無其他圈包含，則可能有冒險。他圈包含，則可能有冒險。 組合邏輯電路組合邏輯電路二、冒險現(xiàn)象的消除二、冒險現(xiàn)象的消除1. 接入濾波電容接入濾波電容 在輸出端加小電容在輸出端加小電容C C可消除毛刺如下圖所示。但是輸出波形可消除毛刺如下圖所示