數(shù)字IC設(shè)計經(jīng)典筆試題

1、-數(shù)字IC設(shè)計經(jīng)典筆試題戎王舵鵬程王福生袁波摘要本文搜集了近年來數(shù)字IC設(shè)計公司的經(jīng)典筆試題目，容涵蓋FPGA、VerilogHDL編程和IC設(shè)計根底知識。AbstractThis article includes some classical tests which have been introduced into interview by panies in digital IC designing in recent years. These tests are varied from FPGA，verlog HDL to base knowledge in IC designing.

2、關(guān)鍵詞FPGA VerilogHDL IC設(shè)計引言近年來，國的IC設(shè)計公司逐漸增多，IC公司對人才的要求也不斷提高，不僅反映在對相關(guān)工程經(jīng)歷的要求，更表達在專業(yè)筆試題目難度的增加和廣度的延伸。為參加數(shù)字IC設(shè)計公司的筆試做準備，我們需要提前熟悉那些在筆試中出現(xiàn)的經(jīng)典題目。IC設(shè)計根底1：什么是同步邏輯和異步邏輯.同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。同步時序邏輯電路的特點：各觸發(fā)器的時鐘端全部連接在一起，并接在系統(tǒng)時鐘端，只有當(dāng)時鐘脈沖到來時，電路的狀態(tài)才能改變。改變后的狀態(tài)將一直保持到下一個時鐘脈沖的到來，此時無論外部輸入 * 有無變化，狀態(tài)表中的每個狀

3、態(tài)都是穩(wěn)定的。異步時序邏輯電路的特點：電路中除可以使用帶時鐘的觸發(fā)器外，還可以使用不帶時鐘的觸發(fā)器和延遲元件作為存儲元件，電路中沒有統(tǒng)一的時鐘，電路狀態(tài)的改變由外部輸入的變化直接引起。2：同步電路和異步電路的區(qū)別：同步電路：存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時鐘脈沖信號同步。異步電路：電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連，只有這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。3：時序設(shè)計的實質(zhì)：時序設(shè)計的實質(zhì)就是滿足每一個觸發(fā)器的建立/保持時間的要求。4：建立時間與保持時間的概念.建立時間

4、：觸發(fā)器在時鐘上升沿到來之前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時間。保持時間：觸發(fā)器在時鐘上升沿到來之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時間。5：為什么觸發(fā)器要滿足建立時間和保持時間.因為觸發(fā)器部數(shù)據(jù)的形成是需要一定的時間的，如果不滿足建立和保持時間，觸發(fā)器將進入亞穩(wěn)態(tài)，進入亞穩(wěn)態(tài)后觸發(fā)器的輸出將不穩(wěn)定，在0和1之間變化，這時需要經(jīng)過一個恢復(fù)時間，其輸出才能穩(wěn)定，但穩(wěn)定后的值并不一定是你的輸入值。這就是為什么要用兩級觸發(fā)器來同步異步輸入信號。這樣做可以防止由于異步輸入信號對于本級時鐘可能不滿足建立保持時間而使本級觸發(fā)器產(chǎn)生的亞穩(wěn)態(tài)傳播到后面邏輯中，導(dǎo)致亞穩(wěn)態(tài)的傳播。比較容易理解的方式

5、換個方式理解：需要建立時間是因為觸發(fā)器的D端像一個鎖存器在承受數(shù)據(jù)，為了穩(wěn)定的設(shè)置前級門的狀態(tài)需要一段穩(wěn)定時間；需要保持時間是因為在時鐘沿到來之后，觸發(fā)器要通過反響來鎖存狀態(tài)，從后級門傳到前級門需要時間。6：什么是亞穩(wěn)態(tài).為什么兩級觸發(fā)器可以防止亞穩(wěn)態(tài)傳播.這也是一個異步電路同步化的問題。亞穩(wěn)態(tài)是指觸發(fā)器無法在*個規(guī)定的時間段到達一個可以確認的狀態(tài)。使用兩級觸發(fā)器來使異步電路同步化的電路其實叫做“一位同步器，他只能用來對一位異步信號進展同步。兩級觸發(fā)器可防止亞穩(wěn)態(tài)傳播的原理：假設(shè)第一級觸發(fā)器的輸入不滿足其建立保持時間，它在第一個脈沖沿到來后輸出的數(shù)據(jù)就為亞穩(wěn)態(tài)，則在下一個脈沖沿到來之前，其輸出

6、的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復(fù)時間后必須穩(wěn)定下來，而且穩(wěn)定的數(shù)據(jù)必須滿足第二級觸發(fā)器的建立時間，如果都滿足了，在下一個脈沖沿到來時，第二級觸發(fā)器將不會出現(xiàn)亞穩(wěn)態(tài)，因為其輸入端的數(shù)據(jù)滿足其建立保持時間。同步器有效的條件：第一級觸發(fā)器進入亞穩(wěn)態(tài)后的恢復(fù)時間 + 第二級觸發(fā)器的建立時間 = 時鐘周期。更確切地說，輸入脈沖寬度必須大于同步時鐘周期與第一級觸發(fā)器所需的保持時間之和。最保險的脈沖寬度是兩倍同步時鐘周期。所以，這樣的同步電路對于從較慢的時鐘域來的異步信號進入較快的時鐘域比較有效，對于進入一個較慢的時鐘域，則沒有作用。7：對于多位的異步信號如何進展同步.對以一位的異步信號可以使用“一位同步器進展同步使

7、用兩級觸發(fā)器，而對于多位的異步信號，可以采用如下方法：1：可以采用保持存放器加握手信號的方法多數(shù)據(jù)，控制，地址；2：特殊的具體應(yīng)用電路構(gòu)造,根據(jù)應(yīng)用的不同而不同；3：異步FIFO。最常用的緩存單元是DPRAM8：鎖存器latch和觸發(fā)器flip-flop區(qū)別.電平敏感的存儲器件稱為鎖存器?？煞譃楦唠娖芥i存器和低電平鎖存器，用于不同時鐘之間的信號同步。有穿插耦合的門構(gòu)成的雙穩(wěn)態(tài)的存儲原件稱為觸發(fā)器。分為上升沿觸發(fā)和下降沿觸發(fā)。可以認為是兩個不同電平敏感的鎖存器串連而成。前一個鎖存器決定了觸發(fā)器的建立時間，后一個鎖存器則決定了保持時間。9：什么是時鐘抖動.時鐘抖動是指芯片的*一個給定點上時鐘周期發(fā)

8、生暫時性變化，也就是說時鐘周期在不同的周期上可能加長或縮短。它是一個平均值為0的平均變量。10：寄生效應(yīng)在IC設(shè)計中怎樣加以抑制和利用這是我的理解，原題好似是說，IC設(shè)計過程中將寄生效應(yīng)的怎樣反響影響設(shè)計師的設(shè)計方案.所謂寄生效應(yīng)就是那些溜進你的PCB并在電路施破壞、令人頭痛、原因不明的小故障。它們就是滲入高速電路中隱藏的寄生電容和寄生電感。其中包括由封裝引腳和印制線過長形成的寄生電感；焊盤到地、焊盤到電源平面和焊盤到印制線之間形成的寄生電容；通孔之間的相互影響，以及許多其它可能的寄生效應(yīng)。理想狀態(tài)下，導(dǎo)線是沒有電阻，電容和電感的。而在實際中，導(dǎo)線用到了金屬銅，它有一定的電阻率，如果導(dǎo)線足夠長

9、，積累的電阻也相當(dāng)可觀。兩條平行的導(dǎo)線，如果互相之間有電壓差異，就相當(dāng)于形成了一個平行板電容器你想象一下。通電的導(dǎo)線周圍會形成磁場特別是電流變化時，磁場會產(chǎn)生感生電場，會對電子的移動產(chǎn)生影響，可以說每條實際的導(dǎo)線包括元器件的管腳都會產(chǎn)生感生電動勢，這也就是寄生電感。在直流或者低頻情況下，這種寄生效應(yīng)看不太出來。而在交流特別是高頻交流條件下，影響就非常巨大了。根據(jù)復(fù)阻抗公式，電容、電感會在交流情況下會對電流的移動產(chǎn)生巨大阻礙，也就可以折算成阻抗。這種寄生效應(yīng)很難抑制，也難摸到。只能通過優(yōu)化線路，盡量使用管腳短的SMT元器件來減少其影響，要完全消除是不可能的。11：什么是線與邏輯,要實現(xiàn)它,在硬件

10、特性上有什么具體要求?線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上,要用oc門來實現(xiàn),由于不用oc門可能使灌電流過大,而燒壞邏輯門. 同時在輸出端口應(yīng)加一個上拉電阻。oc門就是集電極開路門。od門是漏極開路門。12：什么是競爭與冒險現(xiàn)象?怎樣判斷?如何消除?在組合電路中，*一輸入變量經(jīng)過不同途徑傳輸后，到達電路中*一集合點的時間有先有后，這種現(xiàn)象稱競爭；由于競爭而使電路輸出發(fā)生瞬時錯誤的現(xiàn)象叫做冒險。也就是由于競爭產(chǎn)生的毛刺叫做冒險。判斷方法：代數(shù)法如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象；卡諾圖：有兩個相切的卡諾圈并且相切處沒有被其他卡諾圈包圍，就有可能出現(xiàn)競爭冒險；實驗法：

11、示波器觀測；解決方法：1：加濾波電容，消除毛刺的影響；2：加選通信號，避開毛刺；3：增加冗余項消除邏輯冒險。門電路兩個輸入信號同時向相反的邏輯電平跳變稱為競爭；由于競爭而在電路的輸出端可能產(chǎn)生尖峰脈沖的現(xiàn)象稱為競爭冒險。如果邏輯函數(shù)在一定條件下可以化簡成Y=A+A或Y=AA則可以判斷存在競爭冒險現(xiàn)象只是一個變量變化的情況。消除方法，接入濾波電容，引入選通脈沖，增加冗余邏輯13：你知道那些常用邏輯電平?TTL與S電平可以直接互連嗎.常用邏輯電平：TTL、CMOS、LVTTL、LVCMOS、ECLEmitter Coupled Logic、PECLPseudo/Positive Emitter C

12、oupled Logic、LVDSLow Voltage Differential Signaling、GTLGunning Transceiver Logic、BTLBackplane Transceiver Logic、ETLenhanced transceiver logic、GTLPGunning Transceiver Logic Plus；RS232、RS422、RS48512V，5V，3.3V；也有一種答案是：常用邏輯電平：12V，5V，3.3V。TTL和CMOS 不可以直接互連，由于TTL是在之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TT

13、L接到 CMOS需要在輸出端口加一上拉電阻接到5V或者12V。用CMOS可直接驅(qū)動TTL;加上拉電阻后,TTL可驅(qū)動CMOS.上拉電阻用途：a、當(dāng)TTL電路驅(qū)動S電路時，如果TTL電路輸出的高電平低于S電路的最低高電平一般為3.5V，這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。b、OC門電路必須加上拉電阻，以提高輸出的高電平值。c、為加大輸出引腳的驅(qū)動能力，有的單片機管腳上也常使用上拉電阻。d、在S芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。e、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強抗干擾能力。

14、f、提高總線的抗電磁干擾能力。管腳懸空就比較容易承受外界的電磁干擾。g、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。上拉電阻阻值的選擇原則包括:a、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。b、從確保足夠的驅(qū)動電流考慮應(yīng)當(dāng)足夠??；電阻小，電流大。c、對于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理。OC門電路必須加上拉電阻，以提高輸出的高電平值。OC門電路要輸出“1時才需要加上拉電阻不加根本就沒有高電平在有時我們用OC門作驅(qū)動例如控制一個 LED灌電流工作時就可以不加上拉

15、電阻總之加上拉電阻能夠提高驅(qū)動能力。14：IC設(shè)計中同步復(fù)位與異步復(fù)位的區(qū)別.同步復(fù)位在時鐘沿變化時，完成復(fù)位動作。異步復(fù)位不管時鐘，只要復(fù)位信號滿足條件，就完成復(fù)位動作。異步復(fù)位對復(fù)位信號要求比較高，不能有毛刺，如果其與時鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。15：MOORE 與 MEELEY狀態(tài)機的特征. Moore 狀態(tài)機的輸出僅與當(dāng)前狀態(tài)值有關(guān), 且只在時鐘邊沿到來時才會有狀態(tài)變化。 Mealy 狀態(tài)機的輸出不僅與當(dāng)前狀態(tài)值有關(guān), 而且與當(dāng)前輸入值有關(guān)。16：多時域設(shè)計中,如何處理信號跨時域.不同的時鐘域之間信號通信時需要進展同步處理，這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯

16、造成影響。信號跨時鐘域同步：當(dāng)單個信號跨時鐘域時，可以采用兩級觸發(fā)器來同步；數(shù)據(jù)或地址總線跨時鐘域時可以采用異步FIFO來實現(xiàn)時鐘同步；第三種方法就是采用握手信號。17：說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點.靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。它不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用存較少，不僅可以對芯片設(shè)計進展全面的時序功能檢查，而且還可利用時序分析的結(jié)果來優(yōu)化設(shè)計，因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)

17、計的驗證中。動態(tài)時序模擬就是通常的仿真，因為不可能產(chǎn)生完備的測試向量，覆蓋門級網(wǎng)表中的每一條路徑。因此在動態(tài)時序分析中，無法暴露一些路徑上可能存在的時序問題；18：一個四級的Mu*,其中第二級信號為關(guān)鍵信號如何改善timing.關(guān)鍵：將第二級信號放到最后輸出一級輸出，同時注意修改片選信號，保證其優(yōu)先級未被修改。19：給出一個門級的圖,又給了各個門的傳輸延時,問關(guān)鍵路徑是什么,還問給出輸入, 使得輸出依賴于關(guān)鍵路徑.關(guān)鍵路徑就是輸入到輸出延時最大的路徑，找到了關(guān)鍵路徑便能求得最大時鐘頻率。20：為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大?和載流子有關(guān)，P管是空穴導(dǎo)電，N管是電子導(dǎo)電，

18、電子的遷移率大于空穴，同樣的電場下，N管的電流大于P管，因此要增大P管的寬長比，使之對稱，這樣才能使得兩者上升時間下降時間相等、上下電平的噪聲容限一樣、充電放電的時間相等。21：用一個二選一mu*和一個inv實現(xiàn)異或.其中:B連接的是地址輸入端，A和A非連接的是數(shù)據(jù)選擇端,F對應(yīng)的的是輸出端,使能端固定接地置零(沒有畫出來). Y=BA+BA利用4選1實現(xiàn)F(*,y,z)=*z+yz F(*,y,z)=*yz+*yz+*yz+*yz=*y0+*yz+*yz+*y1Y=ABD0+ABD1+ABD2+ABD3所以D0=0，D1=z，D2=z，D3=122：latch與register的區(qū)別,為什么

19、現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的. latch是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時鐘邊沿觸發(fā)下動作，符合同步電路的設(shè)計思想，而latch則屬于異步電路設(shè)計，往往會導(dǎo)致時序分析困難，不適當(dāng)?shù)膽?yīng)用latch則會大量浪費芯片資源。23：SRAM,FALSH MEMORY,DRAM，SSRAM及SDRAM的區(qū)別?SRAM：靜態(tài)隨機存儲器，存取速度快，但容量小，掉電后數(shù)據(jù)會喪失，不像DRAM 需要不停的REFRESH，制造本錢較高，通常用來作為快取(CACHE) 記憶體使用。FLASH：閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會喪失DRAM：動態(tài)隨機存

20、儲器，必須不斷的重新的加強(REFRESHED) 電位差量，否則電位差將降低至無法有足夠的能量表現(xiàn)每一個記憶單位處于何種狀態(tài)。價格比SRAM廉價，但速度較慢，耗電量較大，常用作計算機的存使用。SSRAM：即同步靜態(tài)隨機存取存儲器。對于SSRAM的所有都在時鐘的上升/下降沿啟動。地址、數(shù)據(jù)輸入和其它控制信號均于時鐘信號相關(guān)。SDRAM：即同步動態(tài)隨機存取存儲器。24：如何防止亞穩(wěn)態(tài).亞穩(wěn)態(tài)是指觸發(fā)器無法在*個規(guī)定時間段到達一個可確認的狀態(tài)。當(dāng)一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在*個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩

21、狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。解決方法：a 降低系統(tǒng)時鐘頻率b 用反響更快的FFc 引入同步機制，防止亞穩(wěn)態(tài)傳播可以采用前面說的加兩級觸發(fā)器。d 改善時鐘質(zhì)量，用邊沿變化快速的時鐘信號25：基爾霍夫定理的容基爾霍夫定律包括電流定律和電壓定律：電流定律：在集總電路中，在任一瞬時，流向*一結(jié)點的電流之和恒等于由該結(jié)點流出的電流之和。電壓定律：在集總電路中，在任一瞬間，沿電路中的任一回路繞行一周，在該回路上電動勢之和恒等于各電阻上的電壓降之和。26：描述反響電路的概念，列舉他們的應(yīng)用。反響，就是在電路系統(tǒng)中，把輸出回路中的電量電壓或電流輸入到輸入回路中去。反

22、響的類型有：電壓串聯(lián)負反響、電流串聯(lián)負反響、電壓并聯(lián)負反響、電流并聯(lián)負反響。負反響的優(yōu)點：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展放大器的通頻帶，自動調(diào)節(jié)作用。電壓負反響的特點：電路的輸出電壓趨向于維持恒定。電流負反響的特點：電路的輸出電流趨向于維持恒定。27：有源濾波器和無源濾波器的區(qū)別無源濾波器：這種電路主要有無源元件R、L和C組成有源濾波器：集成運放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點。集成運放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運放帶寬有限，所以目前的有源濾波電路

23、的工作頻率難以做得很高。FPGA1：系統(tǒng)最高速度計算最快時鐘頻率和流水線設(shè)計思想：同步電路的速度是指同步系統(tǒng)時鐘的速度，同步時鐘愈快，電路處理數(shù)據(jù)的時間間隔越短，電路在單位時間處理的數(shù)據(jù)量就愈大。假設(shè)Tco是觸發(fā)器的輸入數(shù)據(jù)被時鐘打入到觸發(fā)器到數(shù)據(jù)到達觸發(fā)器輸出端的延時時間(Tco=Tsetpup+Thold)；Tdelay是組合邏輯的延時；Tsetup是觸發(fā)器的建立時間。假設(shè)數(shù)據(jù)已被時鐘打入D觸發(fā)器，則數(shù)據(jù)到達第一個觸發(fā)器的輸出端需要的延時時間是Tco，經(jīng)過組合邏輯的延時時間為Tdelay，然后到達第二個觸發(fā)器的端，要希望時鐘能在第二個觸發(fā)器再次被穩(wěn)定地打入觸發(fā)器，則時鐘的延遲必須大于Tco

24、TdelayTsetup，也就是說最小的時鐘周期Tmin =TcoTdelayTsetup，即最快的時鐘頻率Fma* =1/Tmin。FPGA開發(fā)軟件也是通過這種方法來計算系統(tǒng)最高運行速度Fma*。因為Tco和Tsetup是由具體的器件工藝決定的，故設(shè)計電路時只能改變組合邏輯的延遲時間Tdelay，所以說縮短觸發(fā)器間組合邏輯的延時時間是提高同步電路速度的關(guān)鍵所在。由于一般同步電路都大于一級鎖存，而要使電路穩(wěn)定工作，時鐘周期必須滿足最大延時要求。故只有縮短最長延時路徑，才能提高電路的工作頻率?？梢詫⑤^大的組合邏輯分解為較小的N塊，通過適當(dāng)?shù)姆椒ㄆ骄峙浣M合邏輯，然后在中間插入觸發(fā)器，并和原觸發(fā)器

25、使用一樣的時鐘，就可以防止在兩個觸發(fā)器之間出現(xiàn)過大的延時，消除速度瓶頸，這樣可以提高電路的工作頻率。這就是所謂流水線技術(shù)的根本設(shè)計思想，即原設(shè)計速度受限局部用一個時鐘周期實現(xiàn)，采用流水線技術(shù)插入觸發(fā)器后，可用N個時鐘周期實現(xiàn)，因此系統(tǒng)的工作速度可以加快，吞吐量加大。注意，流水線設(shè)計會在原數(shù)據(jù)通路上參加延時，另外硬件面積也會稍有增加。2：時序約束的概念和根本策略.時序約束主要包括周期約束，偏移約束，靜態(tài)時序路徑約束三種。通過附加時序約束可以綜合布線工具調(diào)整映射和布局布線，使設(shè)計到達時序要求。附加時序約束的一般策略是先附加全局約束，然后對快速和慢速例外路徑附加專門約束。附加全局約束時，首先定義設(shè)計

26、的所有時鐘，對各時鐘域的同步元件進展分組，對分組附加周期約束，然后對FPGA/CPLD輸入輸出PAD附加偏移約束、對全組合邏輯的PAD TO PAD路徑附加約束。附加專門約束時，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。3：附加約束的作用.提高設(shè)計的工作頻率減少了邏輯和布線延時；2：獲得正確的時序分析報告；靜態(tài)時序分析工具以約束作為判斷時序是否滿足設(shè)計要求的標準，因此要求設(shè)計者正確輸入約束，以便靜態(tài)時序分析工具可以正確的輸出時序報告3：指定FPGA/CPLD的電氣標準和引腳位置。4：FPGA設(shè)計工程師努力的方向：SOPC，高速串行I/O，低功耗，可靠性，可

27、測試性和設(shè)計驗證流程的優(yōu)化等方面。隨著芯片工藝的提高，芯片容量、集成度都在增加，F(xiàn)PGA設(shè)計也朝著高速、高度集成、低功耗、高可靠性、高可測、可驗證性開展。芯片可測、可驗證，正在成為復(fù)雜設(shè)計所必備的條件，盡量在上板之前查出bug，將發(fā)現(xiàn)bug的時間提前，這也是一些公司花大力氣設(shè)計仿真平臺的原因。另外隨著單板功能的提高、本錢的壓力，低功耗也逐漸進入FPGA設(shè)計者的考慮圍，完成一樣的功能下，考慮如何能夠使芯片的功耗最低，據(jù)說altera、*ilin*都在根據(jù)自己的芯片特點整理如何降低功耗的文檔。高速串行IO的應(yīng)用，也豐富了FPGA的應(yīng)用圍，象*ilin*的v2pro中的高速鏈路也逐漸被應(yīng)用。5：FP

28、GA芯片有哪兩種存儲器資源. FPGA芯片有兩種存儲器資源：一種叫BLOCK RAM,另一種是由LUT配置成的部存儲器也就是分布式RAM。BLOCK RAM由一定數(shù)量固定大小的存儲塊構(gòu)成的，使用BLOCK RAM資源不占用額外的邏輯資源，并且速度快。但是使用的時候消耗的BLOCK RAM資源是其塊大小的整數(shù)倍。6：FPGA設(shè)計中對時鐘的使用.例如分頻等 FPGA芯片有固定的時鐘路由，這些路由能有減少時鐘抖動和偏差。需要對時鐘進展相位移動或變頻的時候，一般不允許對時鐘進展邏輯操作，這樣不僅會增加時鐘的偏差和抖動，還會使時鐘帶上毛刺。一般的處理方法是采用FPGA芯片自帶的時鐘管理器如PLL,DLL

29、或DCM，或者把邏輯轉(zhuǎn)換到觸發(fā)器的D輸入這些也是對時鐘邏輯操作的替代方案。7：FPGA設(shè)計中如何實現(xiàn)同步時序電路的延時.首先說說異步電路的延時實現(xiàn)：異步電路一半是通過加buffer、兩級與非門等來實現(xiàn)延時我還沒用過所以也不是很清楚，但這是不適合同步電路實現(xiàn)延時的。在同步電路中，對于比較大的和特殊要求的延時，一半通過高速時鐘產(chǎn)生計數(shù)器，通過計數(shù)器來控制延時；對于比較小的延時，可以通過觸發(fā)器打一拍，不過這樣只能延遲一個時鐘周期。8：FPGA中可以綜合實現(xiàn)為RAM/ROM/CAM的三種資源及其本卷須知.三種資源：BLOCK RAM，觸發(fā)器FF，查找表LUT；本卷須知：a：在生成RAM等存儲單元時，應(yīng)

30、該首選BLOCK RAM 資源；其原因有二：第一：使用BLOCK RAM等資源，可以節(jié)約更多的FF和4-LUT等底層可編程單元。使用BLOCK RAM可以說是“不用白不用，是最大程度發(fā)揮器件效能，節(jié)約本錢的一種表達；第二：BLOCK RAM是一種可以配置的硬件構(gòu)造，其可靠性和速度與用LUT和REGISTER構(gòu)建的存儲器更有優(yōu)勢。b：弄清FPGA的硬件構(gòu)造，合理使用BLOCK RAM資源；c：分析BLOCK RAM容量，高效使用BLOCK RAM資源；d：分布式RAM資源DISTRIBUTE RAM9：查找表的原理與構(gòu)造.查找表look-up-table簡稱為LUT，LUT本質(zhì)上就是一個RAM。

31、目前FPGA中多使用4輸入的LUT，所以每一個LUT可以看成一個有 4位地址線的16*1的RAM。當(dāng)用戶通過原理圖或HDL語言描述了一個邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM,這樣，每輸入一個信號進展邏輯運算就等于輸入一個地址進展查表，找出地址對應(yīng)的容，然后輸出即可10：IC設(shè)計前端到后端的流程和EDA工具.設(shè)計前端也稱邏輯設(shè)計，后端設(shè)計也稱物理設(shè)計，兩者并沒有嚴格的界限，一般涉及到與工藝有關(guān)的設(shè)計就是后端設(shè)計。 a：規(guī)格制定：客戶向芯片設(shè)計公司提出設(shè)計要求。 b：詳細設(shè)計：芯片設(shè)計公司Fabless根據(jù)客戶提出的規(guī)格要求，拿出設(shè)計解決

32、方案和具體實現(xiàn)架構(gòu)，劃分模塊功能。目前架構(gòu)的驗證一般基于systemC語言，對價后模型的仿真可以使用systemC的仿真工具。例如：CoCentric和Visual Elite等。 c：HDL編碼：設(shè)計輸入工具：ultra ，visual VHDL等 d：仿真驗證：modelsim e：邏輯綜合：synplify f：靜態(tài)時序分析：synopsys的Prime Time g：形式驗證：Synopsys的Formality.Verilog1：HDL語言的層次概念. HDL語言是分層次的、類型的，最常用的層次概念有系統(tǒng)與標準級、功能模塊級，行為級，存放器傳輸級和門級。系統(tǒng)級，算法級，RTL級(行為

33、級)，門級，開關(guān)級2：設(shè)計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零，a.畫出fsm有限狀態(tài)機b.用verilog編程，語法要符合FPGA設(shè)計的要求c.設(shè)計工程中可使用的工具及設(shè)計大致過程.設(shè)計過程：a、首先確定輸入輸出，A=1表示投入10分，B=1表示投入5分，Y=1表示彈出飲料，Z=1表示找零。b、確定電路的狀態(tài)，S0表示沒有進展投幣，S1表示已經(jīng)有5分硬幣。c、畫出狀態(tài)轉(zhuǎn)移圖。module sell(clk,rst,a,b,y,z);input clk,rst,a,b;output y,z;parameter s0=0,s1=1;reg state,ne*t_s

34、tate;always(posedge clk)begin if(!rst) state=s0; else state=ne*t_state;endalways(a or b or cstate)begin y=0;z=0; case(state) s0: if(a=1&b=0) ne*t_state=s1; else if(a=0&b=1) beginne*t_state=s0; y=1;endelsene*t_state=s0; s1: if(a=1&b=0) beginne*t_state=s0;y=1;end else if(a=0&b=1) beginne*t_state=s0; y

35、=1;z=1;endelsene*t_state=s0; default: ne*t_state=s0;endcaseendendmodule2：用D觸發(fā)器做個二分頻的電路.畫出邏輯電路.module div2(clk,rst,clk_out);input clk,rst;output reg clk_out;always(posedge clk)begin if(!rst) clk_out =0; else clk_out = clk_out;endendmodule現(xiàn)實工程設(shè)計中一般不采用這樣的方式來設(shè)計，二分頻一般通過DCM來實現(xiàn)。通過DCM得到的分頻信號沒有相位差。或者是從Q端引出加一

36、個反相器。3：用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的7進制循環(huán)計數(shù)器,15進制的呢.module counter7(clk,rst,load,data,cout);input clk,rst,load;input 2:0 data;output reg 2:0 cout;always(posedge clk)begin if(!rst) cout=3d0; else if(load) cout=3d6) cout=3d0;else cout=cout+3d1;endendmodule4：用Verilog或VHDL寫一段代碼,實現(xiàn)消除一個glitch毛刺.將傳輸過來的信號經(jīng)過兩級觸發(fā)器就可以消除毛刺。這是我自己采用的方式：這種方式消除毛刺是需要滿足一定條件的，并不能保證一定可以消除module(clk,data,q_out)input clk,data;output reg q_out;reg q1;always(posedge clk)begin q1=data; q_out=q1;endendmodule5、畫出DFF的構(gòu)造圖,用verilog實現(xiàn)之。module dff(clk,d,qout);input clk,d;output qout;reg qout;always(posedge clk)beginif(!reset)qout=0;elseq