本科生-計(jì)算機(jī)組成原理題庫-期末試卷(20)及答案

1、精選優(yōu)質(zhì)文檔-傾情為你奉上 本科生期末試卷二十一、 選擇題（每小題1分，共10分）1 下列數(shù)中最小的數(shù)是_。A.（）2 B.（50）8 C.（）BCD D.（625）162 從下面浮點(diǎn)運(yùn)算器的描述中選出兩個(gè)描述正確的句子_。A.浮點(diǎn)運(yùn)算器可用兩個(gè)松散連接的定點(diǎn)運(yùn)算部件階碼部件和尾數(shù)部件。B.階碼部件可實(shí)現(xiàn)加、減、乘、除四種運(yùn)算。C.階碼部件只進(jìn)行階碼相加、相減和比較操作。D.尾數(shù)部件只進(jìn)行乘法和除法運(yùn)算。3 一個(gè)8位的二進(jìn)制整數(shù)，采用補(bǔ)碼表示，且由3個(gè)“1”和5個(gè)“0”組成，則最小值為_。A.-127 B.-32 C.-125 D.-34 計(jì)算機(jī)經(jīng)歷了從器件角度劃分的四代發(fā)展歷程，但從系統(tǒng)結(jié)構(gòu)

2、上來看，至今絕大多數(shù)計(jì)算機(jī)仍屬于_型計(jì)算機(jī)。A.實(shí)時(shí)處理 B.智能化 C.并行 D.馮.諾依曼5 在多級(jí)存儲(chǔ)體系中，“cache主存”結(jié)構(gòu)的作用是解決_的問題。A.主存容量不足 B.主存與輔存速度不匹配 C.輔存與CPU速度不匹配 D.主存與CPU速度不匹配6 采用虛擬存貯器的主要目的是_。A. 提高主存貯器的存取速度 B. 擴(kuò)大主存貯器的存貯空間，并能進(jìn)行自動(dòng)管理和調(diào)度 C. 提高外存貯器的存取速度 D. 擴(kuò)大外存貯器的存貯空間7 以下四種類型指令中，執(zhí)行時(shí)間最長的是_。A.RR型指令 B.RS型指令 C.SS型指令 D.程序控制指令8 在以下描述PCI總線的基本概念中，不正確的是_。A.P

3、CI總線是一個(gè)與處理器無關(guān)的高速外圍總線B.PCI總線的基本傳輸機(jī)制是猝發(fā)式傳送C.PCI設(shè)備一定是主設(shè)備D.系統(tǒng)中只允許有一條PCI總線9 CRT的分辨率為1024*1024像素，像素的顏色數(shù)為256，則刷新存儲(chǔ)器的容量為_。A.512KB B.1MB C.256KB D.2MB10 發(fā)生中斷請(qǐng)求的條件是_。A.一條指令執(zhí)行結(jié)束 B.一次I/O操作結(jié)束C.機(jī)器內(nèi)部發(fā)生故障 D.一次DMA操作結(jié)束二、 填空題（每小題3分，共15分）1、 在計(jì)算機(jī)術(shù)語中，將運(yùn)算器、控制器、cache合在一起，稱為A_，而將B_和存儲(chǔ)器合在一起，成為C_。2、半導(dǎo)體SRAM靠A_存貯信息，半導(dǎo)體DRAM則是靠B_

4、存貯信息。3、CPU A_取出一條指令并執(zhí)行這條指令的時(shí)間和稱為B_。由于各種指令的操作功能不同，各種指令的指令周期是C_。4、 總線是構(gòu)成計(jì)算機(jī)系統(tǒng)的A_，是多個(gè)B_部件之間進(jìn)行數(shù)據(jù)傳送的C_通道。5、 DMA控制器按其A_結(jié)構(gòu)，分為B_型和C_型兩種。三、（9分）將十進(jìn)制數(shù)20.59375轉(zhuǎn)換成32位浮點(diǎn)數(shù)的二進(jìn)制格式來存儲(chǔ)。四、（10分）已知某16位機(jī)的主存采用半導(dǎo)體存貯器，地址碼為18位，若使用8K×8位SRAM芯片組成該機(jī)所允許的最大主存空間，并選用模塊板結(jié)構(gòu)形式。問：（1）若每個(gè)模板為32K×16位，共需幾個(gè)模塊板?（2）每個(gè)模塊內(nèi)共有多少片RAM芯片?（3）主

5、存共需多少RAM芯片？CPU如何選擇模塊板？五、（9分）某16機(jī)機(jī)器所使用的指令格式和尋址方式如下所示，該機(jī)有20位基值寄存器，16個(gè)16位通用寄存器。指令匯編格式中的S（源），D（目標(biāo)）都是通用寄存器，M是主存中的一個(gè)單元。三種指令的操作碼分別是MOV（OP）=（A）H，STA（OP）=（1B）H，LDA（OP）=（3C）H。MOV是傳送指令，STA為寫數(shù)指令，LDA為讀數(shù)指令如圖B20.1LDA M，D要求：（1）分析三種指令的指令格式與尋址方式特點(diǎn)。（2）CPU完成哪一種操作所花的時(shí)間最短？哪一種操作所花時(shí)間最長？第二種指令的執(zhí)行時(shí)間有時(shí)會(huì)等于第三種指令的執(zhí)行時(shí)間嗎？（3）下列情況下每個(gè)

6、十六進(jìn)制指令字分別代表什么操作？其中如果有編碼不正確，如何改正才能成為合法指令？ （F0F1）H （3CD2）H （2856）H （6FD6）H （1C2）H六、（9分）在流水處理中，把輸入的任務(wù)分割為一系列子任務(wù)，并使各子任務(wù)在流水線的各個(gè)過程段并發(fā)執(zhí)行，從而使流水處理具有更強(qiáng)大的數(shù)據(jù)吞吐能力。請(qǐng)用定量分析法證明這個(gè)結(jié)論的正確性。九、（10分）設(shè)浮點(diǎn)數(shù)1) 請(qǐng)寫出四則運(yùn)算的基本公式 2) 畫出浮點(diǎn)運(yùn)算器的邏輯結(jié)構(gòu)圖。十、（10分）某機(jī)運(yùn)算器框圖如圖B20.3所示，其中ALU由通用函數(shù)發(fā)生器組成，M1M3為多路開關(guān)，采用微程序控制，若用微指令對(duì)該運(yùn)算器要求的所有控制信號(hào)進(jìn)行微指令編碼的格式設(shè)計(jì)

7、，列出各控制字段的編碼表。 圖B20.3 本科生期末試卷二十答案一、 選擇題1B 2A C 3C 4D 5D 6B 7C 8C D 9B 10B C D二、 填空題1 ACPU BCPU C主機(jī)2 A觸發(fā)器 B柵極電容3 A存儲(chǔ)器 B指令周期 C不相同的4 A互連機(jī)構(gòu) B系統(tǒng)功能 C公共5 A組成結(jié)構(gòu) B選擇 C多路 三、解：先將十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)： （20.59375）10=（10100.10011）2 然后移動(dòng)小數(shù)點(diǎn)，使其在1，2位之間 10100.10011=1.×24 ,e =4 于是得到 S=0， E = 4+127 = 131 M= 最后得到32位浮點(diǎn)數(shù)的二進(jìn)制格式為

8、： 0100 0001 01010 0100 1100 0000 0000 0000 =（41A4C000）16 四、解：（1）由于主存地址碼給定18位，所以最大空間為218=256K，主存的最大容量為256K。現(xiàn)在每個(gè)模塊板的存貯容量為32KB，所以主存共需256KB/32KB=8塊板。（2）每個(gè)模塊板的存貯容量為32KB，現(xiàn)用4K×4位的SRAM 芯片。每塊板采用位并聯(lián)與地址串聯(lián)相結(jié)合的方式：即用2片SRAM芯片拼成4K×8位（共8組），用地址碼的低12位（A0 A11）直接接到芯片地址輸入端，然后用地址碼的高3位（A14 A12）通過 3：8 譯碼器輸出分別接到8組芯

9、片的片選端。共 8×2=16個(gè)S RAM （3）根據(jù)前面所得，共有8個(gè)模板，每個(gè)模板上有16片芯片，故主存共需8×16=128片芯片（SRAM）。CPU選擇各模塊板的方法是：各模塊板均用地址碼A0 A14譯碼，而各模塊的選擇用地址碼最高三位A17，A16，A15通過3：8譯碼器輸出進(jìn)行選擇。五、解：（1）第一種指令是單字長二地址指令，RR型；第二種指令是雙字長二地址指令，RS型，其中S采用基址尋址或變址尋址，R由源寄存器決定；第三種也是雙字長二地址指令，RS型，R由目標(biāo)寄存器決定，S由20位地址（直接尋址）決定。（2）處理機(jī)完成第一種指令所花的時(shí)間最短，因?yàn)镽R型指令，不需

10、要訪問存儲(chǔ)器。第二種指令所花的時(shí)間最長，因?yàn)镽S型指令，需要訪問存儲(chǔ)器。同時(shí)要進(jìn)行尋址方式的變換運(yùn)算（基址或變址），這也需要時(shí)間。第二指令的執(zhí)行時(shí)間不會(huì)等于第三種指令，因?yàn)榈谌N指令雖然也訪問存儲(chǔ)器，但節(jié)省了求有效地址運(yùn)算的時(shí)間開銷。（3）根據(jù)以知條件：MOV（OP）=，STA（OP）=，LDA（OP）=，將指令的十六進(jìn)制格式轉(zhuǎn)換為二進(jìn)制代碼且比較后可知：（F0F1）H （3CD2）H指令代表LDA指令，編碼正確，其含義是把主存（13CD2）H地址單元的內(nèi)容取至15號(hào)寄存器。 （2856）H代表MOV指令，編碼正確，含義是把5號(hào)源寄存器的內(nèi)容傳送至6目標(biāo)寄存器。（6DC6）H是單字長指令，一定

11、是MOV指令，但編碼錯(cuò)誤，可改正為（28D6）H。 （1C2）H是單字長指令，代表MOV指令，但編碼錯(cuò)誤，可改正為 （28D6）H。六、解：設(shè)P1是有總延遲時(shí)間t1的非流水線處理器，故其最大吞吐量（數(shù)據(jù)帶寬）為1/t1。又設(shè)Pm是相當(dāng)于Pi的m段流水線處理器。其中每一段處理線路具有同樣的延遲時(shí)間tc，和緩沖寄存器延遲時(shí)間tr，這樣Pm的每段總延遲時(shí)間為tc+tr，故Pm的帶寬為Wm=1/（tc+tr）。如果Pm是將Pi劃分成延遲相同的若干段形成的，則t1mti，因此Pi的帶寬為W1=1/（mtc）。由此可得出結(jié)論：條件mtc>(tc+tr)滿足，則Pm比Pi有更強(qiáng)的吞吐能力。七、解：PC

12、I總線結(jié)構(gòu)框圖如圖B20.3所示： 圖B20.31） HOST總線：該總線又稱CPU總線、系統(tǒng)總線、主存總線等，它不僅連接主存，還可以連接多個(gè)CPU2） PCI總線：連接各種高速的PCI設(shè)備。PCI設(shè)備可以是主設(shè)備也可以是從設(shè)備，或者兼而有之。系統(tǒng)中允許有多余的PCI總線。它們可以使用HOST橋與HOST總線相連，也可以使用PCI/PCI橋與已經(jīng)同HOST橋連接的PCI總線相連。從而可擴(kuò)充整個(gè)系統(tǒng)的PCI總線負(fù)載能力。3） LAGACY總線：可以是ISA、EISA、MCA等性能較低的傳統(tǒng)總線，以便充分利用市場(chǎng)上現(xiàn)有的適配器卡，支持中低速I/O設(shè)備。八、解：數(shù)據(jù)采集接口方案如圖B20.4所示。

13、圖B20.4現(xiàn)在結(jié)合兩種工作方式說明上述部件的作用。（1） 定期巡檢方式 主機(jī)定期輸出指令DOA、設(shè)備碼；（或傳送指令）送出控制字到A寄存器，其中用四位分別指定選中的緩沖寄存器（四個(gè)B寄存器分別與四個(gè)采集器相應(yīng)）。然后主機(jī)以輸入指令DIA、設(shè)備碼；（或傳送指令）取走數(shù)據(jù)。（2） 中斷方式 比較結(jié)果形成狀態(tài)字 A ，共8位，每兩位表示一個(gè)采集器狀態(tài)：00 正常，01 過低，10 過高，有任一處不正常（A 中有一位以上為“1” ）都通過中斷請(qǐng)求邏輯（內(nèi)含請(qǐng)求觸發(fā)器、屏蔽觸發(fā)器）發(fā)出中斷請(qǐng)求。中斷響應(yīng)后，服務(wù)程序以DIA、設(shè)備碼；（或傳送指令）取走狀態(tài)字，可判明有幾處采集數(shù)據(jù)越限、是過高或過低，從而

14、轉(zhuǎn)入相應(yīng)處理。九、解：輸出數(shù)據(jù)總線階碼部件階碼加法器尾數(shù)加法器M高速乘除器積商寄存器輸入數(shù)據(jù)總線尾數(shù)部件圖B20.5X=Xm×2Xe Y=Ym×2Ye1） 加法： X+Y=(Xm2Xe-Ye +Ym)2YeXeYe2） 減法： X-Y=(Xm2Xe-Ye -Ym)2Ye3） 乘法： XY=(XmYm) 2Xe+Ye4） 除法： XY=(XmYm) 2Xe-Ye圖B20.5是浮點(diǎn)運(yùn)算器的結(jié)構(gòu)圖。該運(yùn)算器由兩個(gè)相對(duì)獨(dú)立的定點(diǎn)運(yùn)算器組成，階碼部分只進(jìn)行加減操作，實(shí)現(xiàn)對(duì)階（求階差）和階碼加減法操作（E1E2）.尾數(shù)部分可進(jìn)行加、減、乘、除運(yùn)算，并與階碼部件協(xié)同完成對(duì)階和規(guī)格化等功能。尾數(shù)的加減由加法器完成，尾數(shù)乘除由高速乘除部件完成。寄存器、和積商寄存器本身具有移位功能，以便完成對(duì)階和規(guī)格化等操作。十、解：當(dāng)24個(gè)控制信號(hào)全部用微指令產(chǎn)生時(shí)，可采用字段譯碼法進(jìn)行編碼控制，采用的微指令格式如下（其中目地操作數(shù)字段與打入信號(hào)段可以合并公用，后者加上節(jié)拍脈沖控制即可）。 3位 3位 5位 4位 3位 2位 ××× ××× ××××&#