第2章集成電路工藝基礎(chǔ)及版圖設(shè)計

1、第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 2.1 引言引言 2.2 集成電路制造工藝簡介集成電路制造工藝簡介 2.3 版圖設(shè)計技術(shù)版圖設(shè)計技術(shù) 2.4 電參數(shù)設(shè)計規(guī)則電參數(shù)設(shè)計規(guī)則 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 2.1 引引 言言 1. IC制造基本原理 制造集成電路所用的材料主要包括硅（Si）、 鍺（Ge）等半導(dǎo)體， 以及砷化鎵（GaAs）、鋁鎵砷（AlGaAs）、 銦鎵砷（InGaAs）等半導(dǎo)體的化合物， 其中以硅最為常用。 第二章第二章 集成電路工藝基礎(chǔ)及版

2、圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 2. 工藝類型簡介 按所制造器件結(jié)構(gòu)的不同， 可把工藝分為雙極型和MOS型兩種基本類型。 由雙極工藝制造的器件， 它的導(dǎo)電機(jī)理是將電子和空穴這兩種極性的載流子作為在有源區(qū)中運載電流的工具， 這也是它被稱為雙極工藝的原因。 MOS工藝又可分為單溝道MOS工藝和CMOS工藝。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 根據(jù)工序的不同, 可以把工藝分成三類： 前工序、 后工序及輔助工序。 1) 前工序 前工序包括從晶片開始加工到中間測試之前的所有工序。 前工序結(jié)束時， 半導(dǎo)體器件的核心部分管芯就形成了。 前工序中包括以下三類工藝： （1）

3、薄膜制備工藝： 包括氧化、 外延、 化學(xué)氣相淀積、 蒸發(fā)、 濺射等。 （2） 摻雜工藝： 包括離子注入和擴(kuò)散。 （3） 圖形加工技術(shù)： 包括制版和光刻。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 2) 后工序 后工序包括從中間測試開始到器件完成的所有工序, 有中間測試、 劃片、 貼片、 焊接、 封裝、 成品測試等。 3) 輔助工序 前、 后工序的內(nèi)容是IC工藝流程直接涉及到的工序， 為保證整個工藝流程的進(jìn)行， 還需要一些輔助性的工序， 這些工序有： 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 （1） 超凈環(huán)境的制備： IC， 特別是VLSI的生

4、產(chǎn)， 需要超凈的環(huán)境。 （2） 高純水、 氣的制備： IC生產(chǎn)中所用的水必須是去離子、 去中性原子團(tuán)和細(xì)菌，絕緣電阻率高達(dá)15 Mcm以上的電子級純水； 所使用的各種氣體也必須是高純度的。 （3） 材料準(zhǔn)備： 包括制備單晶、 切片、 磨片、 拋光等工序， 制成IC生產(chǎn)所需要的單晶圓片。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 2.2 集成電路制造工藝簡介集成電路制造工藝簡介 2.2.1 氧化工藝 1. SiO2薄膜在集成電路中的作用 在集成電路的制作過程中， 要對硅反復(fù)進(jìn)行氧化， 制備SiO2薄膜。 SiO2薄膜在集成電路的制作過程中， 主要有下列作用： (1) 作

5、為對雜質(zhì)選擇擴(kuò)散的掩膜。 (2) 作為MOS器件的絕緣柵材料。 (3) 作為器件表面的保護(hù)（鈍化）膜。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 (4) 作為絕緣介質(zhì)和隔離介質(zhì)， 在如器件之間的隔離、 層間隔離時使用。 (5) 作為集成電路中電容器元件的介質(zhì)。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 2. 熱氧化原理與方法 生長SiO2薄膜的方法有多種， 如熱氧化、 陽極氧化、 化學(xué)氣相淀積等。 其中以熱氧化和化學(xué)氣相淀積（CVD）最為常用。 熱氧化生成SiO2薄膜是將硅片放入高溫（1000 1200 C）的氧化爐內(nèi)（如圖2 -1 所示），

6、 然后通入氧氣， 在氧化環(huán)境中使硅表面發(fā)生氧化, 生成SiO2薄膜。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 1 熱氧化示意圖 流量控制硅片濾氣球二通氧化爐石英管溫度控制溫度控制O2第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 根據(jù)氧化環(huán)境的不同， 又可把熱氧化分為干氧法和濕氧法兩種。 如果氧化環(huán)境是純氧氣， 這種生成SiO2薄膜的方法就稱為干氧法。 干氧法生成SiO2薄膜的機(jī)理是： 氧氣與硅表面的硅原子在高溫下以（2 -1）式反應(yīng)， 生成SiO2薄膜: Si+O2=SiO2 （2 -1）第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電

7、路工藝基礎(chǔ)及版圖設(shè)計 如果讓氧氣先通過95 C的去離子水， 攜帶一部分水汽進(jìn)入氧化爐， 則氧化環(huán)境就是氧氣加水汽， 這種生成SiO2薄膜的方法就是濕氧法。 濕氧法由于氧化環(huán)境中有水汽存在， 所以氧化過程不僅有氧氣對硅的氧化作用， 還有水汽對硅的氧化作用， 即 Si+2H2O=SiO2+2H2 （2 -2）第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 干氧法生成的SiO2薄膜結(jié)構(gòu)致密, 排列均勻, 重復(fù)性好， 不僅掩蔽能力強(qiáng), 鈍化效果好， 而且在光刻時與光刻膠接觸良好， 不宜浮膠, 這是它的長處。 它的缺點是生長速度太慢， 如同樣在1200 C高溫下生成0.6 m的SiO

8、2薄膜， 用濕氧法大約需要32分鐘， 而用干氧法則需要8小時， 這在生產(chǎn)上就會使效率降低。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 濕氧法雖然生成SiO2薄膜的速度快， 但氧化環(huán)境中含有水汽， 水汽和SiO2薄膜也能發(fā)生化學(xué)反應(yīng)， 生成硅烷醇（Si-OH）， 即 SiO2+H2O2（Si-OH） （2 -3） 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 化學(xué)氣相淀積是指使一種或數(shù)種化學(xué)氣體以某種方式激活后在襯底表面發(fā)生化學(xué)反應(yīng)， 從而在襯底表面生成所需的固體薄膜。 化學(xué)氣相淀積的種類有常壓化學(xué)氣相淀積（APCVD）、 低壓化學(xué)氣相淀積（LPC

9、VD）、 等離子體化學(xué)氣相淀積（PECVD）、 光致化學(xué)氣相淀積（photoCVD）等幾種。用化學(xué)氣相淀積法生成SiO2薄膜， 主要是用硅烷（SiH4）與氧按（2 -4）式反應(yīng)： SiH4+2O2SiO2+2H2O （2 -4） 或用烷氧基硅烷分解生成SiO2薄膜。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 2.2.2 摻雜工藝 集成電路生產(chǎn)過程中要對半導(dǎo)體基片的一定區(qū)域摻入一定濃度的雜質(zhì)元素， 形成不同類型的半導(dǎo)體層， 來制作各種器件， 這就是摻雜工藝。 由此可見， 摻雜工藝也是一種非常重要的基礎(chǔ)工藝。 摻雜工藝主要有兩種： 擴(kuò)散工藝和離子注入工藝。 1. 擴(kuò)散工藝

10、 物質(zhì)的微粒總是時刻不停地處于運動之中， 這可稱之為熱運動。 在熱運動的作用下， 物質(zhì)的微粒都有一種從濃度高的地方向濃度低的地方運動的趨勢， 這就是擴(kuò)散。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 擴(kuò)散的機(jī)理有兩種： 替位擴(kuò)散和填隙擴(kuò)散。 在高溫的情況下， 單晶固體中的晶格原子圍繞其平衡位置振動， 偶然也可能會獲得足夠的能量離開原來的位置而形成填隙原子， 原來的位置就形成空位, 而鄰近的雜質(zhì)原子向空位遷移， 這就是雜質(zhì)的替位擴(kuò)散方式。 雜質(zhì)原子也可能以填隙原子的形式從一處移到另一處而并不占據(jù)晶格位置， 這種方式稱為雜質(zhì)的填隙擴(kuò)散。 第二章第二章 集成電路工藝基礎(chǔ)及版圖

11、設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 1) 擴(kuò)散方程一維情況下， 雜質(zhì)擴(kuò)散由（2 -5）式描述:xtxNDJ),( （2 -5） 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 式中: J單位面積雜質(zhì)的傳輸速率（雜質(zhì)流密度）， 單位為個粒子/cm2s N(x,t)雜質(zhì)的濃度, 單位為個粒子/cm3; D擴(kuò)散系數(shù)， 單位為cm2/s; x雜質(zhì)運動方向的坐標(biāo); t擴(kuò)散時間。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 根據(jù)質(zhì)量守衡定律， 雜質(zhì)濃度隨時間的變化要與擴(kuò)散通量隨位置的變化相等， 即xtxJttxN),(),(（2 -6） 將（2 -5）式帶入（2 -

12、6）式即得 22),(),(xtxNDttxN（2 -7） 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 2) 兩種表面源的擴(kuò)散分布 對于不同的初始條件， 擴(kuò)散方程的解是不同的。 下面給出兩種簡單的初始條件下擴(kuò)散方程的解， 以便了解擴(kuò)散的基本規(guī)律。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 (1) 恒定表面源擴(kuò)散。 恒定表面源擴(kuò)散是指在擴(kuò)散的過程中， 硅片表面的擴(kuò)散源的濃度（NS）始終保持不變， 即在x=0處始終有N(0, t)=NS， 這稱為擴(kuò)散方程的邊界條件； 同時， 在擴(kuò)散開始的時候（t=0）， 硅片內(nèi)沒有雜質(zhì)， 即N(x, 0)=0， 這

13、稱為擴(kuò)散方程的初始條件。 這樣來求解擴(kuò)散方程（2 -7）， 就可得到滿足擴(kuò)散方程邊界條件和初始條件的擴(kuò)散方程的解， 即雜質(zhì)在硅片內(nèi)的濃度與擴(kuò)散時間和位置的關(guān)系： DtxNdeNtxNSDtxS22),(22（2 -8） 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 -2是根據(jù)（2 -8）式得到的在三個不同的擴(kuò)散時間處硅片內(nèi)雜質(zhì)濃度的分布曲線。 由圖可以看出： 隨著擴(kuò)散時間的增加， 雜質(zhì)進(jìn)入硅片內(nèi)部的深度和濃度都在增加， 而硅片表面處雜質(zhì)的濃度不變。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 2 恒定表面源擴(kuò)散 Ot1t2t3t1

14、t2 t3N(x,t)NSx第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 (2) 有限表面源的擴(kuò)散分布。 擴(kuò)散的雜質(zhì)源在擴(kuò)散開始前已積累在硅片表面一薄層內(nèi)（x）， 且雜質(zhì)總量Q一定， 擴(kuò)散過程中不再有外來雜質(zhì)補(bǔ)充， 即在硅片表面（x=0）雜質(zhì)流密度 。 也就是說， 對于有限表面源擴(kuò)散， 有如下的邊界條件和初始條件： 0|0 xxNDJ邊界條件 初始條件 0|),(0 xxtxN)0()0 ,()0 ,(00QdxxNdxxN第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 通過一定的運算， 可求得滿足上述邊界條件和初始條件的擴(kuò)散方程（2 -7）的解為)4

15、/(2),(DtxeDtQtxN（2 -9） 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 3 有限表面源擴(kuò)散 Ot1t2t3t1 t2 t3N(x,t)x第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 3) 常用擴(kuò)散方法 (1) 液態(tài)源擴(kuò)散。 使保護(hù)氣體（如氮氣、 氬氣）通過含有雜質(zhì)元素的液態(tài)源， 攜帶雜質(zhì)蒸氣進(jìn)入高溫擴(kuò)散爐內(nèi)的石英管中， 雜質(zhì)蒸氣經(jīng)高溫?zé)岱纸獠⑴c硅片表面的硅原子反應(yīng)， 生成雜質(zhì)原子， 然后以雜質(zhì)原子的形式向硅片內(nèi)擴(kuò)散。 液態(tài)源擴(kuò)散具有設(shè)備簡單、 操作方便、 重復(fù)性好等優(yōu)點， 是生產(chǎn)中常采用的一種擴(kuò)散方式。 第二章第二章 集

16、成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 (2) 片狀源擴(kuò)散。 將含有雜質(zhì)元素的固態(tài)擴(kuò)散源作成片狀， 并將它與硅片間隔放置在擴(kuò)散爐內(nèi)進(jìn)行擴(kuò)散。 生產(chǎn)中摻硼擴(kuò)散時常采用的氮化硼（NB）擴(kuò)散就屬于片狀源擴(kuò)散， 如圖2 - 4 所示。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 4 氮化硼擴(kuò)散示意圖擴(kuò)散爐石英舟Si片BN片N2石英管第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 (3) 固固擴(kuò)散。 在硅片表面先生成一層含有一定量雜質(zhì)的薄膜， 然后在高溫下使這些雜質(zhì)向硅片內(nèi)擴(kuò)散。 磷、 硼、 砷等雜質(zhì)都可通過這種方式擴(kuò)散。 摻雜的薄膜可以

17、是摻雜的氧化物、 多晶硅、 氮化物等， 其中以摻雜氧化物最為常用。 (4) 涂層擴(kuò)散。 將雜質(zhì)摻到化合物溶液中， 并將這種含有雜質(zhì)的化合物溶液涂布在硅片表面， 在保護(hù)環(huán)境下進(jìn)行高溫擴(kuò)散。 SiO2乳膠是一種常用于涂層擴(kuò)散的化合物。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 2. 離子注入技術(shù) 將雜質(zhì)元素的原子離子化， 使其成為帶電的雜質(zhì)離子， 然后用電場加速這些雜質(zhì)離子, 使其具有很高的能量（一般為幾萬到幾十萬電子伏特）， 并用這些雜質(zhì)離子直接轟擊半導(dǎo)體基片。 理論分析表明, 硅片中注入的雜質(zhì)離子的分布近似為對稱高斯分布（見圖2 -5）， 雜質(zhì)濃度最大的地方離硅片表面

18、有一定距離。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 5 離子注入的分布 離子注入法擴(kuò)散法xNO第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 2.2.3 光刻工藝 光刻工藝是指借助于掩膜版， 并利用光敏的抗蝕涂層發(fā)生的光化學(xué)反應(yīng)， 結(jié)合刻蝕方法在各種薄膜（如SiO2薄膜、 多晶硅薄膜和各種金屬膜）上刻蝕出各種所需要的圖形， 實現(xiàn)掩膜版圖形到硅片表面各種薄膜上圖形的轉(zhuǎn)移。 下面以采用負(fù)膠光刻SiO2薄膜為例對光刻過程作一個簡要介紹， 如圖2 -6所示， 光刻一般包括以下7個步驟。第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及

19、版圖設(shè)計 圖2 - 6 光刻工藝步驟(負(fù)膠) (a) 涂膠； (b) 前烘； (c) 曝光； (d) 顯影； (e) 堅膜； (f) 腐蝕； (g) 去膠(a)(b)(c)掩膜版紫外光光刻膠SiO2(d )(e)( f )( g )第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 (1) 涂膠： 就是在硅片表面的SiO2薄膜上均勻地涂上一層厚度適當(dāng)?shù)墓饪棠z， 使光刻膠與SiO2薄膜粘附良好。 (2) 前烘： 為了使膠膜里的溶劑充分揮發(fā), 使膠膜干燥， 以增加膠膜與SiO2膜的粘附性和膠膜的耐磨性， 涂膠后要對其進(jìn)行前烘。 前烘常用的方法有兩種： 一種是在80 C恒溫干燥箱中烘

20、1015分鐘， 另一種是用紅外燈烘焙。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 (3) 曝光： 將光刻版覆蓋在涂好光刻膠的硅片上， 用紫外光進(jìn)行選擇性照射， 使受光照部分的光刻膠發(fā)生化學(xué)反應(yīng)。 (4) 顯影: 經(jīng)過紫外光照射后的光刻膠部分， 由于發(fā)生了化學(xué)反應(yīng)而改變了它在顯影液里的溶解度， 因此將曝光后的硅片放入顯影液中就可顯示出需要的圖形。 對于負(fù)膠來說， 未受紫外光照射的部分將被顯影液洗掉。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 (5) 堅膜: 顯影以后， 光刻膠膜可能會因含有殘留的溶劑而被泡軟、 膨脹， 所以要對其進(jìn)行堅膜。 (6

21、) 腐蝕： 用適當(dāng)?shù)母g液將沒有被光刻膠覆蓋而暴露在外面的SiO2薄膜腐蝕掉， 光刻膠及其覆蓋的SiO2薄膜部分則被完好地保存下來。 腐蝕有干法腐蝕和濕法腐蝕兩種。 (7) 去膠： 腐蝕完后， 將留在SiO2薄膜上的膠膜去掉。 去膠也有干法去膠和濕法去膠兩種。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 2.3 版圖設(shè)計技術(shù)版圖設(shè)計技術(shù) 2.3.1 硅柵MOS工藝簡介 硅除了以單晶的形式存在外， 還以多晶的形式存在， 稱為多晶硅(見圖 2 - 7)。 多晶硅從小的局部區(qū)域去看， 原子結(jié)構(gòu)排列整齊; 但從整體上看卻并不整齊。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電

22、路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 7 多晶硅 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖 2 -8 是硅柵NMOS管的剖面結(jié)構(gòu)， 多晶硅柵極的下面是很薄的一層SiO2， 稱為柵氧， 兩邊較厚的SiO2層稱為場氧化層， 主要起隔離作用。 下面就以硅柵NMOS為例， 簡要介紹硅柵MOS管制造的基本工序（參照圖2 -9）。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 8 硅柵NMOS管剖面圖 源極金屬引出多晶硅柵極柵氧源擴(kuò)散區(qū)N場氧漏擴(kuò)散區(qū)N場氧漏極金屬引出P-Si第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 -

23、 9 硅柵MOS管的制造工序 (a) 場氧化、 光刻有源區(qū)；P-SiSi3N4P-SiSi3N4P-Si光刻膠Si3N4紫外線照射掩膜版掩膜版圖形P-SiSiO2P-Si第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 9 硅柵MOS管的制造工序 (a) 場氧化、 光刻有源區(qū)； (b) 柵氧化； (c) 淀積多晶硅、 刻多晶硅；(d) N+注入； (e) 淀積SiO2, 刻接觸孔； (f) 蒸鋁、 刻鋁電極和互連離子注入SiO2P-SiN(d )P-Si多晶硅0.52 m(c)P-Si(b)第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 -

24、 9 硅柵MOS管的制造工序 (a) 場氧化、 光刻有源區(qū)； (b) 柵氧化； (c) 淀積多晶硅、 刻多晶硅；(d) N+注入； (e) 淀積SiO2, 刻接觸孔； (f) 蒸鋁、 刻鋁電極和互連(e)P-SiNSiO2淀積SiO2P-SiN鋁 電 極 引 出SiO2(場氧)( f )第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 （） 對P型硅片進(jìn)行氧化， 生成較薄的一層Si3N4， 然后進(jìn)行光刻（光刻步驟參見2.2.3節(jié)）， 刻出有源區(qū)后進(jìn)行場氧化。 （2） 進(jìn)行氧化（柵氧化）， 在暴露的硅表面生成一層嚴(yán)格控制的薄SiO2層。 （3） 淀積多晶硅， 刻蝕多晶硅以形成柵

25、極及互連線圖形。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 （4） 將磷或砷離子注入， 多晶硅成為離子注入的掩膜（自對準(zhǔn)）， 形成了MOS管的源區(qū)和漏區(qū)； 同時多晶硅也被摻雜， 減小了多晶硅的電阻率。 （5） 淀積SiO2， 將整個結(jié)構(gòu)用SiO2覆蓋起來， 刻出與源區(qū)和漏區(qū)相連的接觸孔。 （6） 把鋁或其它金屬蒸上去， 刻出電極及互連線。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 2.3.2 P阱CMOS工藝簡介 P阱CMOS工藝通常是在中度摻雜的N型硅襯底上首先作出P阱， 在P阱中做N管， 在N型襯底上做P管， 工藝過程的主要步驟及所用的掩

26、膜版如圖2 -10 所示。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 10 CMOS工藝流程 掩膜(側(cè)視圖)硅片剖面圖場氧N-SiP阱掩膜(俯視圖)掩膜版 1掩膜版 2(a)薄氧化層N-Si(b)多晶硅柵掩膜版 3(c)N-Si第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 10 CMOS工藝流程 掩膜版 4掩膜版 5掩膜版 6掩膜版 7金屬電極N-SiP(d)PN(e)接觸孔( f )(g)第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 10 中， 右邊一列畫出的是左邊各主要步驟用到的掩膜版圖的俯

27、視圖， 左邊畫出的是各步驟器件的剖面圖， 剖面圖的上面還畫出了掩膜版的側(cè)視圖， 掩膜版?zhèn)纫晥D空心的地方表示對應(yīng)于下面器件剖面圖該處是透光的（空的）。 圖2 -10實際上是一個反向器電路（圖 2 -11）的制作過程。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 11 反向器 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 掩膜版1： 用來規(guī)定P阱的形狀、 大小及位置。 掩膜版2： 用于確定薄氧化層。 掩膜版3： 用來刻蝕多晶硅， 形成多晶硅柵極及多晶硅互連線。 掩膜版4： 確定需要進(jìn)行離子注入形成P+的區(qū)域。 第二章第二章 集成電路工藝基礎(chǔ)及

28、版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 掩膜版5： 用來確定需要進(jìn)行摻雜的N+區(qū)域， 由圖2 -10（e）可看出它實際上是P+掩膜版的負(fù)版， 即凡不是P+的區(qū)域都進(jìn)行N+摻雜， 包括NMOS管的柵區(qū)、 源區(qū)和漏區(qū)（實際上還應(yīng)包括N型襯底的歐姆接觸， 但圖中并未畫出）。 摻雜之后在硅片表面覆蓋一層SiO2。 掩膜版6： 確定接觸孔， 將這些位置處的SiO2刻蝕掉。 掩膜版7： 用于刻蝕金屬電極和金屬連線。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 -12（a）是反向器的版圖， 圖2 -12（b）是反向器的剖面圖。 需要說明的是： 為了防止閂鎖效應(yīng)的發(fā)生， P阱必須接地

29、， 襯底要接到UDD， 這只需在上面掩膜版4、 掩膜版5、 掩膜版6中將括號內(nèi)說明的未畫出的部分添加上去就可以了。 最后得到的結(jié)果是， N型襯底通過一個N+區(qū)和接觸孔內(nèi)的金屬與UDD相連； P阱通過一個P+區(qū)和接觸孔內(nèi)的金屬與USS相連。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 12 反向器版圖及結(jié)構(gòu)剖面圖 (a) 版圖； (b) 結(jié)構(gòu)剖面圖金屬(UDD)多晶硅(Uin)金屬(USS)P 區(qū)薄氧化層(P管有源區(qū))金屬(Uout)P阱接觸孔薄氧化層(N管有源區(qū))(a)第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 12 反向器版

30、圖及結(jié)構(gòu)剖面圖 (a) 版圖； (b) 結(jié)構(gòu)剖面圖PN-Si薄氧化層(柵氧化層)金屬(USS)場氧化層多晶硅(Uin)金屬(Uout)金屬(UDD)NP阱(b)第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 2.3.3 雙阱工藝及SOI COMS工藝簡介 雙阱工藝通常是在N+或 P+襯底上外延生長一層厚度及摻雜濃度可精確控制的高純度硅層（外延層）， 在外延層中做雙阱（N阱和P阱）， N阱中做P管， P阱中做N管。 雙阱工藝的工藝流程除了阱的形成這一步要做雙阱以外， 其余步驟與P阱工藝類似。 雙阱工藝便于對N管和P管的參數(shù)（開啟電壓、 襯偏調(diào)制效應(yīng)及增益等）分別進(jìn)行優(yōu)化， 可

31、獲得更好的性能并防止閂鎖效應(yīng)的發(fā)生。 圖2 -13給出了 P阱工藝、 N阱工藝 、 SOI COMS工藝對比示意圖。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 13 工藝比較示意圖 (a) P阱工藝； (b) N阱工藝； (c) SOI CMOS工藝PNNPPNP阱USSUoutUinUDD(a)PNNPPNP阱USSUoutUinUDD(b)N阱硅襯底外延層第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 13 工藝比較示意圖 (a) P阱工藝； (b) N阱工藝； (c) SOI CMOS工藝PUSSUoutUinUDD(c)

32、襯 底NNNPP絕 緣 層第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 絕緣體上硅（SOI）的基本思想是在絕緣襯底上的薄硅膜中做半導(dǎo)體器件。 例如在藍(lán)寶石上外延硅（SOS）， 在薄的硅層上用不同的摻雜方法分別形成N型器件和P型器件（見圖2 -13（c）。 SOI有許多優(yōu)點： 寄生電容小， 速度更快； 不存在阱， 集成度更高； 由于是絕緣襯底， 因而無閂鎖效應(yīng)， 無襯偏調(diào)制效應(yīng)， 不存在場反型問題； 抗輻照能力強(qiáng)； 可實現(xiàn)三維集成電路；制造工序簡單。 SOI被譽(yù)為是21世紀(jì)的集成電路技術(shù)。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 2.3.4 版圖

33、設(shè)計規(guī)則 1. 設(shè)計規(guī)則的作用 集成電路的設(shè)計工程師可能并不十分了解各集成電路生產(chǎn)加工企業(yè)生產(chǎn)線的工藝水平， 那么如何保證他所設(shè)計的集成電路的版圖能夠在生產(chǎn)線上加工出來并有一定的合格率呢？ 這就要靠設(shè)計規(guī)則。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 2. 設(shè)計規(guī)則描述 描述設(shè)計規(guī)則通常有兩種方式： 微米設(shè)計規(guī)則和設(shè)計規(guī)則。 微米設(shè)計規(guī)則以微米為單位直接描述版圖的最小允許尺寸; 由C.Mead和L.Conway提出的設(shè)計規(guī)則則以為基準(zhǔn)， 最小允許尺寸均表示為的整數(shù)倍。 近似等于將圖形移到硅表面上可能出現(xiàn)的最大偏差。如限制最小線寬為2， 窄了線條就可能斷開。 可以隨著工

34、藝的改進(jìn)而線性縮小， 這就使設(shè)計變得更加靈活。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 版圖各圖層通常以CIF（Caltech Intermediate Format）碼表示， 或者以GDS碼表示。GDS 碼是一種二進(jìn)制碼， 它用0255（通常是63）之間的數(shù)表示工藝圖層。 表2 -1是典型的CMOS工藝各層表示方法。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 表 2 -1 典型CMOS工藝層圖 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 通常CIF碼的第一個字母表示工藝類別， 如C代表CMOS工藝， N代表NMOS

35、工藝， S代表SOI工藝; 第二個字母代表某一層。 表2 -2是MOSIS以為基準(zhǔn)的可升級的CMOS工藝設(shè)計規(guī)則（SCMOS設(shè)計規(guī)則）， 取不同的值可適應(yīng)MOSIS幾條（0.352m）不同的工藝線。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 表2 -2 SCMOS設(shè)計規(guī)則第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 -14是SCMOS設(shè)計規(guī)則的圖解。 需要說明的是, 表 2 - 2的規(guī)則4中，將N+與 P+

36、反過來一樣成立； 另外還有鈍化規(guī)則沒有講， 這部分規(guī)則是用微米表示的， 它不能隨的變動而升級。 規(guī)則5b是規(guī)則5的替代， 規(guī)則5要求多晶硅對接觸孔要有1.5的覆蓋， 當(dāng)這個要求不能滿足時可用規(guī)則5b。 同樣， 規(guī)則6b是規(guī)則6的替代。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 14 SCMOS設(shè)計規(guī)則圖示第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 2.4 電參數(shù)設(shè)計規(guī)則電參數(shù)設(shè)計規(guī)則 2.4.1 電阻值的估算 1. 薄層電阻 考慮最簡單的情形， 一塊薄的矩形均勻?qū)щ姴牧希ㄈ鐖D2 -15所示）的電阻為WLtWtLR（2 -10） 第二章

37、第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 15 矩形薄層電阻WLt第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 式中：導(dǎo)電材料的電阻率； W矩形薄層電阻寬度; L矩形薄層電阻長度； t矩形薄層電阻厚度。 方塊電阻 tRWLRR （2 -11） （2 -12） 則 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 表2 -3 常用材料的方塊電阻 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 2. 非矩形電阻的計算 版圖設(shè)計中往往會遇到許多非矩形形狀的電阻， 如果是標(biāo)準(zhǔn)圖形（平行四邊形、 直角梯形、 等腰梯

38、形）， 也有相應(yīng)的公式可計算它的相對電阻（見圖2 -16）。 圖2 -17所示形狀的相對電阻可用表2 -4進(jìn)行估算。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 16 標(biāo)準(zhǔn)圖形電阻值(虛線為電流的出入口) (a) 長方形； (b) 平行四邊形； (c) 直角梯形； (d) 等腰梯形LWWLR (a)WL(b)W1LW2)4(41WLLR(c)W1LW2)2(21WLLR(d)WLR 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 17 非標(biāo)準(zhǔn)圖形電阻值估算(虛線為電流的出入口) LW比值WL (a)W1W1W2W2比值21 WW(

39、b)W2W2W1W1比值(c)W1W1W2W2比值W1W1W2比值(d)(e)21 WW12 WW12 WW第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 表2 -4 非標(biāo)準(zhǔn)圖形電阻估算取值表第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 3. 溝道電阻 MOS管的伏安特性通常是非線性的， 為了估算它的性能， 用“溝道電阻”來近似它的行為， 這有時是非常有效的。 在線性區(qū)溝道電阻可表示為:WLkR （2 -13） )(10TGSUUCk（2 -14） 式中：UGS柵源電壓； UT閾值電壓； C0柵電容。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工

40、藝基礎(chǔ)及版圖設(shè)計 2.4.2 MOS電容 集成電路器件結(jié)構(gòu)中， 將導(dǎo)電層以絕緣介質(zhì)隔離就形成了電容。 MOS集成電路中的寄生電容主要包括MOS管的寄生電容以及由金屬、 多晶硅和擴(kuò)散區(qū)連線形成的連線電容。 寄生電容及與其相連的等效電阻的共同作用決定了MOS電路系統(tǒng)的動態(tài)響應(yīng)（開關(guān)速度）， 一個接有負(fù)載的MOS邏輯門輸出端的總的負(fù)載電容包括下面幾部分： 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 (1) 柵極電容： 與該邏輯門輸出端相連各管的輸入電容。 (2) 擴(kuò)散區(qū)電容： 與該邏輯門輸出端相連的漏區(qū)電容。 (3) 布線電容： 該邏輯門輸出端連到其它各門的連線形成的電容。

41、因此， 對電路設(shè)計人員來說, 了解寄生電容的來源、 特性及其變化規(guī)律是很有必要的。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 1. MOS電容特性 MOS電容的特性與柵極上所加的電壓緊密相關(guān)， 這是因為半導(dǎo)體的表面狀態(tài)隨柵極電壓的變化可處于積累層、 耗盡層、 反型層三種狀態(tài)。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 1) 積累層 對P型襯底材料上的N型MOS器件， 當(dāng)UG0時， 柵極上的負(fù)電荷吸引襯底中的空穴趨向硅的表面， 形成積累層。 這時， MOS器件的結(jié)構(gòu)就像平行平板電容器， 柵極和高濃度空穴積累層分別是平板電容器的兩個極板（見圖2

42、-18（a）。 由于積累層本身是和襯底相連的， 所以柵電容可近似為AtCoxox00 （2 -15） 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 式中:0真空介電常數(shù)； oxSiO2的相對介電常數(shù)， 其值是3.9； toxSiO2層的厚度; A柵極的面積。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 18 MOS電容特性 (a) 積累層； (b) 耗盡層； (c) 反型層； (d) 電容特性柵極柵極C0柵氧化層P-Sitoxd柵極柵極C0Cdeptox耗盡層P-Si(a)(b)dP-Sitox反型層耗盡層?xùn)艠O柵極C0Cdep反型耗盡積累

43、低頻高頻CC00.20UTUG(c)(d)第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 2) 耗盡層 當(dāng)0UGUT， 這時P型襯底中的電子（少數(shù)載流子）被吸引到表面， 形成反型層， 實際上就是N型導(dǎo)電溝道（見圖2 -18（c）。 由于在柵極下面形成了一個導(dǎo)電能力很強(qiáng)的反型層， 在低頻時， 柵極電容又變?yōu)镃0。但是， 反型層中的載流子（電子）不能跟隨柵電壓的高頻變化， 因此， 高頻時的柵極電容仍然是最大耗盡狀態(tài)下的柵極電容（見圖2 -18（d）， 即 CGB=C0 （頻率低于100 Hz）deppdeGBCCCCC00第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)

44、及版圖設(shè)計 2. MOS器件的電容 上面僅僅討論了MOS器件中柵極對襯底的電容， MOS器件中完整的寄生電容如圖 2 -19（a）所示。 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 圖2 - 19 MOS器件電容 (a) 寄生電容示意圖； (b) 寄生電容電路符號示意圖襯 底柵 極CGBCGSCGD柵 氧 化 層CDB漏 極溝 道CSB源 極(a)CGDCDBCSBCGSCGB襯 底(b)耗 盡 層GDS第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 這里假定柵極對源區(qū)和漏區(qū)沒有交迭， 這符合硅柵自對準(zhǔn)工藝的情況。 圖2 -19中的電容分別是： CG

45、S、 CGD柵極對溝道的集總電容， 分別集中在溝道的源區(qū)端和漏區(qū)端； CSB、 CDB分別為源區(qū)和漏區(qū)對襯底的電容； CGB柵極對襯底的電容。 圖2 -19（b）是用寄生電容的電路符號繪制的MOS器件電容模型示意圖， 由圖可見, MOS器件柵極電容由三部分組成： CG=CGS+CGD+CGB （2 -18）第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 MOS管的柵極電容在三個工作區(qū)的特性是不一樣的， 下面分別說明。 (1) 截止區(qū)（UGSUDS）。 在線性區(qū)耗盡層深度基本不變， 所以CGB為常數(shù)。 但此時導(dǎo)電溝道已經(jīng)形成， CGS 和CGD就必須加以考慮， 這兩個電容與柵極電壓的大小有關(guān)， 其值可用下式估算：AtCCoxoxGDGS021（2 -19） 第二章第二章 集成電路工藝基礎(chǔ)及版圖設(shè)計集成電路工藝基礎(chǔ)及版圖設(shè)計 (3) 飽和區(qū)（UGS-UTUDS）。 此時溝道是一強(qiáng)反型層， 靠近漏區(qū)的一端被夾斷， 因此CGD=0， 而CGS增加為AtCoxoxGS032（2 -20）在以上三個工作區(qū)內(nèi)， 柵極電容的計算公式列于表2 -5。 第二章第二章 集成電路工藝基