楊志忠數(shù)電(第3版)10-可編程邏輯器件

1、 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用第第 10 章可編程邏輯器件章可編程邏輯器件 可編程邏輯器件簡(jiǎn)介可編程邏輯器件簡(jiǎn)介可編程邏輯器件的應(yīng)用可編程邏輯器件的應(yīng)用本章小結(jié)本章小結(jié) 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用主要要求：主要要求： 了解可編程邏輯器件的基本結(jié)構(gòu)與類型。了解可編程邏輯器件的基本結(jié)構(gòu)與類型。了解了解 GAL16V8 和和 ispLSI1016 的結(jié)構(gòu)與用法。的結(jié)構(gòu)與用法。10.1可編程邏輯器件簡(jiǎn)介可編程邏輯器件簡(jiǎn)介 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用一、可編程邏輯器件的概念與特點(diǎn)一、可編程邏輯器件的概念與特點(diǎn) 是由編程來(lái)確定其邏輯功能的器件。是由編程來(lái)確定其邏輯功

2、能的器件。Programmable Logical Device，簡(jiǎn)稱，簡(jiǎn)稱 PLD 邏輯電路的設(shè)計(jì)和測(cè)試均可在計(jì)算機(jī)上實(shí)現(xiàn)，設(shè)邏輯電路的設(shè)計(jì)和測(cè)試均可在計(jì)算機(jī)上實(shí)現(xiàn)，設(shè)計(jì)成功的電路可方便地下載到計(jì)成功的電路可方便地下載到 PLD，因而研制周期短、，因而研制周期短、 成本低、效率高，使產(chǎn)品能在極短時(shí)間內(nèi)推出。成本低、效率高，使產(chǎn)品能在極短時(shí)間內(nèi)推出。 特特點(diǎn)點(diǎn) 用用 PLD 實(shí)現(xiàn)的電路容易被修改。這種修改通過(guò)對(duì)實(shí)現(xiàn)的電路容易被修改。這種修改通過(guò)對(duì) PLD 重新編程實(shí)現(xiàn)，可以不影響其外圍電路。因此，其重新編程實(shí)現(xiàn)，可以不影響其外圍電路。因此，其產(chǎn)品的維護(hù)、更新都很方便。產(chǎn)品的維護(hù)、更新都很方便。

3、 PLD 使硬件也能象軟件一使硬件也能象軟件一樣實(shí)現(xiàn)升級(jí)，因而被認(rèn)為是硬件革命。樣實(shí)現(xiàn)升級(jí)，因而被認(rèn)為是硬件革命。 較復(fù)雜的數(shù)字系統(tǒng)能用較復(fù)雜的數(shù)字系統(tǒng)能用1 1片或數(shù)片片或數(shù)片 PLD 實(shí)現(xiàn)，因而，實(shí)現(xiàn)，因而，應(yīng)用應(yīng)用 PLD 生產(chǎn)的產(chǎn)品輕小可靠。此外，生產(chǎn)的產(chǎn)品輕小可靠。此外，PLD 還具有硬還具有硬件加密功能。件加密功能。 應(yīng)用應(yīng)用 PLD 設(shè)計(jì)電路時(shí)，需選擇合適的軟件工具。設(shè)計(jì)電路時(shí)，需選擇合適的軟件工具。 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用二、可編程邏輯器件的基本結(jié)構(gòu)二、可編程邏輯器件的基本結(jié)構(gòu)PLD 的的 基基 本本 結(jié)結(jié) 構(gòu)構(gòu) 圖圖輸輸入入電電路路與與陣陣列列輸輸出出電電路

4、路或或陣陣列列輸輸入入項(xiàng)項(xiàng)乘乘積積項(xiàng)項(xiàng)或或項(xiàng)項(xiàng)輸輸入入輸輸出出二、可編程邏輯器件的基本結(jié)構(gòu)二、可編程邏輯器件的基本結(jié)構(gòu)輸入緩沖電路用輸入緩沖電路用以產(chǎn)生輸入變量的原以產(chǎn)生輸入變量的原變量和反變量，并提變量和反變量，并提供足夠的驅(qū)動(dòng)能力。供足夠的驅(qū)動(dòng)能力。 輸入緩沖電路輸入緩沖電路 ( (a) )一般畫法一般畫法 ( (b) )PLD 中的習(xí)慣畫法中的習(xí)慣畫法( (a) )( (b) )AAAAAA 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用由多個(gè)多輸由多個(gè)多輸入與門組成，用入與門組成，用以產(chǎn)生輸入變量以產(chǎn)生輸入變量的各乘積項(xiàng)。的各乘積項(xiàng)。例例如如 CABCCABBAW7 = ABCABCW0 =

5、與陣列與陣列PLD 的的 基基 本本 結(jié)結(jié) 構(gòu)構(gòu) 圖圖輸輸入入電電路路與與陣陣列列輸輸出出電電路路或或陣陣列列輸輸入入項(xiàng)項(xiàng)乘乘積積項(xiàng)項(xiàng)或或項(xiàng)項(xiàng)輸輸入入輸輸出出二、可編程邏輯器件的基本結(jié)構(gòu)二、可編程邏輯器件的基本結(jié)構(gòu) 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用PLD 器件中連接的習(xí)慣畫法器件中連接的習(xí)慣畫法固定連接固定連接 可編程連接可編程連接 斷開連接斷開連接PLD 中與門和或門的習(xí)慣畫法中與門和或門的習(xí)慣畫法( (a) )( (b) )YCABCBAACBYYYCBA1 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用由多個(gè)多輸由多個(gè)多輸入與門組成，用入與門組成，用以產(chǎn)生輸入變量以產(chǎn)生輸入變量的各乘積

6、項(xiàng)。的各乘積項(xiàng)。PLD 的的 基基 本本 結(jié)結(jié) 構(gòu)構(gòu) 圖圖輸輸入入電電路路與與陣陣列列輸輸出出電電路路或或陣陣列列輸輸入入項(xiàng)項(xiàng)乘乘積積項(xiàng)項(xiàng)或或項(xiàng)項(xiàng)輸輸入入輸輸出出CABCCABBAW7 = ABCABCW0 =與陣列的與陣列的PLD 習(xí)慣畫法習(xí)慣畫法二、可編程邏輯器件的基本結(jié)構(gòu)二、可編程邏輯器件的基本結(jié)構(gòu) 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用由圖可得由圖可得 Y1 = ABC + ABC + ABC Y2 = ABC + ABC Y3 = ABC + ABC例例如如 ABCY3Y2Y1 與陣列與陣列或陣列或陣列PLD 的的 基基 本本 結(jié)結(jié) 構(gòu)構(gòu) 圖圖輸輸入入電電路路與與陣陣列列輸輸出出電

7、電路路或或陣陣列列輸輸入入項(xiàng)項(xiàng)乘乘積積項(xiàng)項(xiàng)或或項(xiàng)項(xiàng)輸輸入入輸輸出出由多個(gè)多輸由多個(gè)多輸入或門組成，用入或門組成，用以產(chǎn)生或項(xiàng)，即以產(chǎn)生或項(xiàng)，即將輸入的某些乘將輸入的某些乘積項(xiàng)相加。積項(xiàng)相加。二、可編程邏輯器件的基本結(jié)構(gòu)二、可編程邏輯器件的基本結(jié)構(gòu) 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用 由由 PLD 結(jié)構(gòu)可知，從輸出端可得到輸入變結(jié)構(gòu)可知，從輸出端可得到輸入變量的乘積項(xiàng)之和，因此可實(shí)現(xiàn)任何組合邏輯函數(shù)。量的乘積項(xiàng)之和，因此可實(shí)現(xiàn)任何組合邏輯函數(shù)。再配以觸發(fā)器，就可實(shí)現(xiàn)時(shí)序邏輯函數(shù)。再配以觸發(fā)器，就可實(shí)現(xiàn)時(shí)序邏輯函數(shù)。PLD 的的 基基 本本 結(jié)結(jié) 構(gòu)構(gòu) 圖圖輸輸入入電電路路與與陣陣列列輸輸出

8、出電電路路或或陣陣列列輸輸入入項(xiàng)項(xiàng)乘乘積積項(xiàng)項(xiàng)或或項(xiàng)項(xiàng)輸輸入入輸輸出出PLD 的輸出回路因器件的不同而有所不同，但的輸出回路因器件的不同而有所不同，但總體可分為固定輸出和可組態(tài)輸出兩大類?？傮w可分為固定輸出和可組態(tài)輸出兩大類。二、可編程邏輯器件的基本結(jié)構(gòu)二、可編程邏輯器件的基本結(jié)構(gòu) 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用 ( (一一) ) 按可編程部位分類按可編程部位分類類型類型與陣列與陣列 或陣列或陣列 輸出電路輸出電路PROM( (即可編程即可編程 ROM) )固固 定定可編程可編程固固 定定PLA( (即即 ProgrammableLogic Array，可編程邏輯陣列，可編程邏輯陣列

9、) )可編程可編程 可編程可編程固定固定PAL( (即即 ProgrammableArray Logic，可編程陣列邏輯，可編程陣列邏輯) )可編程可編程固固 定定固固 定定GAL( (即即Genetic Array Logic，通用陣列邏輯通用陣列邏輯) )可編程可編程固固 定定可組態(tài)可組態(tài) PROM、PAL 和和 GAL 只有一種陣列可編程，只有一種陣列可編程，稱為半場(chǎng)可編程邏輯器件，稱為半場(chǎng)可編程邏輯器件，PLA 的與陣列和或陣的與陣列和或陣列均可編程，稱為全場(chǎng)可編程邏輯器件。列均可編程，稱為全場(chǎng)可編程邏輯器件。三、可編程邏輯器件的類型三、可編程邏輯器件的類型目前多用目前多用 GAL。因

10、為。因?yàn)?GAL 可重復(fù)編程、工作速度高、可重復(fù)編程、工作速度高、價(jià)格低、具有強(qiáng)大的編程工具和軟件支撐，并且用可編程的價(jià)格低、具有強(qiáng)大的編程工具和軟件支撐，并且用可編程的輸出邏輯宏單元取代了固定輸出電路，因而功能更強(qiáng)。輸出邏輯宏單元取代了固定輸出電路，因而功能更強(qiáng)。 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用通常簡(jiǎn)稱通常簡(jiǎn)稱HDPLD FPGA實(shí)現(xiàn)數(shù)據(jù)處理能力強(qiáng)；實(shí)現(xiàn)數(shù)據(jù)處理能力強(qiáng)； 陣列型陣列型 HDPLD 實(shí)現(xiàn)邏輯控制的能力強(qiáng)。實(shí)現(xiàn)邏輯控制的能力強(qiáng)。低密度低密度 PLD高密度高密度 PLD( (即即 High Density PLD，簡(jiǎn)，簡(jiǎn) 稱稱HDPLD) ) 陣列型陣列型 HDPLD 現(xiàn)

11、場(chǎng)可編程門陣列現(xiàn)場(chǎng)可編程門陣列HDPLD 集成度集成度 1000門的門的PLD稱為稱為HDPLD ( (二二) ) 按集成密度分類按集成密度分類 Field Programmable Gate Array，簡(jiǎn)稱，簡(jiǎn)稱 FPGA 。 PROM、PLA、PAL 和和 GAL 均屬低密度均屬低密度 PLD。 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用ISP 器件由于密度和性能持續(xù)提高，價(jià)格持器件由于密度和性能持續(xù)提高，價(jià)格持續(xù)降低，開發(fā)工具不斷完善，因此正得到越來(lái)越續(xù)降低，開發(fā)工具不斷完善，因此正得到越來(lái)越廣泛的應(yīng)用廣泛的應(yīng)用。在系統(tǒng)可編程邏輯器件在系統(tǒng)可編程邏輯器件普通普通 PLD普通普通 PLD

12、需要使用編程器進(jìn)行編程，需要使用編程器進(jìn)行編程，而而 ISP 器件不需要編程器。器件不需要編程器。 ( (三三) ) 按編程方式分類按編程方式分類即即 In - System Programmable PLD ( (簡(jiǎn)稱簡(jiǎn)稱 ispPLD) ) 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用四、典型可編程邏輯器件簡(jiǎn)介四、典型可編程邏輯器件簡(jiǎn)介 采用采用 CMOS E2PROM 工藝，工藝，可電擦除、可重復(fù)編程?？呻姴脸?、可重復(fù)編程。 ( (一一) ) GAL16V8 簡(jiǎn)介簡(jiǎn)介1. GAL16V8 引腳圖引腳圖VCCGAL16V8 I/OI/OI/OOEI/OI/OI/OI/OI/OCLKIIIIII

13、IIGND12345678910111220191817161514138 個(gè)輸入端個(gè)輸入端8 個(gè)個(gè) I/O 端端1 個(gè)時(shí)鐘輸入端個(gè)時(shí)鐘輸入端1 個(gè)輸出使能控制輸入端個(gè)輸出使能控制輸入端 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用GAL16V8可編程與陣列可編程與陣列(64 32)1 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O 17I/O 16I/O 15I/O 14I/O 13I/O 12OE 112. GAL16V8 邏輯圖邏輯圖輸出邏輯宏單元輸出邏輯宏單元( (即即 Output Logic Macro- Cell，簡(jiǎn)稱，簡(jiǎn)稱 OLMC) )與陣列

14、與陣列 輸入電路輸入電路 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用可編程與陣列可編程與陣列(64 32)1 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O 17I/O 16I/O 15I/O 14I/O 13I/O 12OE 112. GAL16V8 邏輯圖邏輯圖 OLMC 中含有或門、中含有或門、D 觸發(fā)器和多路選擇器等，觸發(fā)器和多路選擇器等，通過(guò)對(duì)通過(guò)對(duì) OLMC 編程可得編程可得到組合電路輸出、時(shí)序電到組合電路輸出、時(shí)序電路輸出、雙向路輸出、雙向 I/O 端等多端等多種工作組態(tài)。種工作組態(tài)。 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用可編程與陣列可編程

15、與陣列(64 32)1 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O 17I/O 16I/O 15I/O 14I/O 13I/O 12OE 112. GAL16V8邏輯圖邏輯圖與陣列的作用是產(chǎn)生與陣列的作用是產(chǎn)生輸入信號(hào)的乘積項(xiàng)。其輸輸入信號(hào)的乘積項(xiàng)。其輸入信號(hào)為入信號(hào)為 8 個(gè)輸入端提供個(gè)輸入端提供的原、反變量的原、反變量和和 8 個(gè)反饋個(gè)反饋輸入端提供的原、反變量輸入端提供的原、反變量。產(chǎn)生這些變量的哪些乘積產(chǎn)生這些變量的哪些乘積項(xiàng)，則由對(duì)與陣列的編程項(xiàng)，則由對(duì)與陣列的編程決定。決定。 時(shí)鐘輸入端，提供時(shí)序電路所需要的時(shí)鐘信號(hào)。時(shí)鐘輸入端，提供時(shí)序電

16、路所需要的時(shí)鐘信號(hào)。輸出使能控制輸入端。輸出使能控制輸入端。它作為全局控制信號(hào)控制各它作為全局控制信號(hào)控制各 I/O 端的工作方式。端的工作方式。 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用 是是 E2CMOS 器件。器件。每片含每片含 64 個(gè)觸發(fā)器和個(gè)觸發(fā)器和 32 個(gè)鎖存器，工作頻率個(gè)鎖存器，工作頻率分分 60 MHz、80 MHz、 90 MHz 和和 110 MHz 四四檔。采用檔。采用 +5 V 電源。電源。ispLSI / pLSI1016 ( (二二) ) ispLSI / pLSI1016 簡(jiǎn)介簡(jiǎn)介I/O 2828I/O 11I/O 29I/O 30I/O 18I/O 17I/

17、O 16I/O 1I/O 2I/O 0I/O 12I/O 13I/O 14I/O 15I/O 3I/O 4I/O 5I/O 6I/O 8I/O 9I/O 102726252423222120291819171615141312111020404142434412346 5987313233343536373839I/O 27I/O 26I/O 25I/O 24I/O 19I/O 20I/O 21I/O 22I/O 23IN3GNDGNDI/O 7SDO/IN1SDI/IN0Y2/SCLKY1/RESETVCCIN2/MODEispEN/NCY0I/O 31VCCispLSI 1016 PLSI

18、 1016 Top View isp1016 外外 引引 線線 圖圖 有有 44 個(gè)引腳，即個(gè)引腳，即 32 個(gè)個(gè) I/O 引腳、引腳、4 個(gè)個(gè)專用輸入引腳專用輸入引腳( (IN0 IN3) )、3 個(gè)個(gè)時(shí)鐘輸時(shí)鐘輸入引腳入引腳( (Y0 Y2 ) )、1個(gè)專用個(gè)專用編程控制引腳編程控制引腳( (ispEN) )和和4個(gè)電源引個(gè)電源引腳腳( (GND、VCC) ) 。 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用 4 個(gè)引腳個(gè)引腳 SDI / IN0 、SDO / IN1、 SCLK / Y2 、MODE / IN2 與編程引腳復(fù)與編程引腳復(fù)用。當(dāng)編程控制引腳用。當(dāng)編程控制引腳 ispEN = 1

19、 時(shí)，這時(shí)，這 4 個(gè)引腳功能為個(gè)引腳功能為 IN0、 IN1、Y2 和和 IN2；當(dāng)；當(dāng)編程控制引腳編程控制引腳 ispEN = 0 時(shí)，這時(shí)，這 4 個(gè)引腳個(gè)引腳為編程引腳，分別為為編程引腳，分別為 SDI、SDO、 SCLK 和和 MODE。 是是 E2CMOS 器件。器件。每片含每片含 64 個(gè)觸發(fā)器和個(gè)觸發(fā)器和32 個(gè)觸發(fā)器，工作頻率個(gè)觸發(fā)器，工作頻率分分 60 MHz、80 MHz、90 MHz 和和 110 MHz 四四檔。采用檔。采用 +5v 電源。電源。 ( (二二) )ispLSI / pLSI1016 簡(jiǎn)介簡(jiǎn)介I/O 2828I/O 11I/O 29I/O 30I/O 1

20、8I/O 17I/O 16I/O 1I/O 2I/O 0I/O 12I/O 13I/O 14I/O 15I/O 3I/O 4I/O 5I/O 6I/O 8I/O 9I/O 102726252423222120291819171615141312111020404142434412346 5987313233343536373839I/O 27I/O 26I/O 25I/O 24I/O 19I/O 20I/O 21I/O 22I/O 23IN3GNDGNDI/O 7SDO/IN1SDI/IN0Y2/SCLKY1/RESETVCCIN2/MODEispEN/NCY0I/O 31VCCispLSI

21、1016 PLSI 1016 Top View isp1016 外外 引引 線線 圖圖 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用 是是 E2CMOS 器件。器件。每片含每片含 64 個(gè)觸發(fā)器和個(gè)觸發(fā)器和32 個(gè)觸發(fā)器，工作頻率個(gè)觸發(fā)器，工作頻率分分 60 MHz、80 MHz、90 MHz 和和 110 MHz 四四檔。采用檔。采用 +5v 電源。電源。 ( (二二) ) ispLSI / pLSI1016 簡(jiǎn)介簡(jiǎn)介I/O 2828I/O 11I/O 29I/O 30I/O 18I/O 17I/O 16I/O 1I/O 2I/O 0I/O 12I/O 13I/O 14I/O 15I/O 3I/

22、O 4I/O 5I/O 6I/O 8I/O 9I/O 102726252423222120291819171615141312111020404142434412346 5987313233343536373839I/O 27I/O 26I/O 25I/O 24I/O 19I/O 20I/O 21I/O 22I/O 23IN3GNDGNDI/O 7SDO/IN1SDI/IN0Y2/SCLKY1/RESETVCCIN2/MODEispEN/NCY0I/O 31VCCispLSI 1016 PLSI 1016 Top View isp1016 外外 引引 線線 圖圖Y1 /Reset 也是功能復(fù)用

23、腳，也是功能復(fù)用腳，用于時(shí)鐘輸入或系統(tǒng)復(fù)位控制。用于時(shí)鐘輸入或系統(tǒng)復(fù)位控制。默認(rèn)為系統(tǒng)復(fù)位端，若要用作默認(rèn)為系統(tǒng)復(fù)位端，若要用作時(shí)鐘輸入端，須通過(guò)編譯器控時(shí)鐘輸入端，須通過(guò)編譯器控制參數(shù)來(lái)定義。制參數(shù)來(lái)定義。 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用MODE/IN 2全局布線區(qū)全局布線區(qū)(GRP) isp1016 結(jié)結(jié) 構(gòu)構(gòu) 框框 圖圖Y0A0IN 3I/O 0I/O 1I/O 2SDO/IN 1SDI/IN 0ispEN/NCI/O 3I/O 4I/O 5I/O 6I/O 7I/O 8I/O 9I/O 10I/O 11I/O 12I/O 13I/O 14I/O 15I/O 31I/O 30I

24、/O 29I/O 28I/O 27I/O 26I/O 25I/O 24I/O 23I/O 22I/O 21I/O 20I/O 19I/O 18I/O 17I/O 16輸輸出出布布線線區(qū)區(qū)輸輸入入總總線線輸輸出出布布線線區(qū)區(qū)輸輸入入總總線線CLK0CLK1CLK2IOCLK0IOCLK1時(shí)鐘時(shí)鐘分配分配網(wǎng)絡(luò)網(wǎng)絡(luò)A1A2A3A4A5A6A7B0B1B2B3B4B5B6B7SCLK/Y2Y1GLB主要由主要由通用邏輯塊通用邏輯塊( (GLB) )、全局布線區(qū)全局布線區(qū)( (GRP) )、輸出布線區(qū)輸出布線區(qū)( (ORP) )、輸入總線、輸入總線、輸入輸出單輸入輸出單元元( (IOC) )、和時(shí)鐘分配

25、和時(shí)鐘分配網(wǎng)絡(luò)網(wǎng)絡(luò)( (CDN) )等構(gòu)成等構(gòu)成。 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用通用邏輯塊通用邏輯塊( (即即 Generic Logic Block，簡(jiǎn)稱，簡(jiǎn)稱 GLB) )，是是 ispLSI / pLSI 芯片內(nèi)部的基本邏輯單元，是最關(guān)鍵的部芯片內(nèi)部的基本邏輯單元，是最關(guān)鍵的部件，系統(tǒng)的邏輯功能主要由它來(lái)實(shí)現(xiàn)件，系統(tǒng)的邏輯功能主要由它來(lái)實(shí)現(xiàn)。 GLB 的的 結(jié)結(jié) 構(gòu)構(gòu) 框框 圖圖與與 陣陣列列控控 制制 邏邏 輯輯乘積項(xiàng)乘積項(xiàng) 共共享陣列享陣列來(lái)自來(lái)自GRP的輸入的輸入乘積項(xiàng)乘積項(xiàng)復(fù)位時(shí)鐘復(fù)位時(shí)鐘直接直接輸入輸入輸出到輸出到 GRP、ORP 或或 I/O四輸出四輸出 邏邏輯宏

26、單元輯宏單元2162044一個(gè)一個(gè) GLB 的功能相當(dāng)于半個(gè)的功能相當(dāng)于半個(gè) GAL16V8，但比，但比GAL 更強(qiáng)。更強(qiáng)。1016 有有 16 個(gè)個(gè) GLB( (A0 A7 和和 B0 B7 ) )。 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用MODE/IN 2全局布線區(qū)全局布線區(qū)(GRP) isp1016 結(jié)結(jié) 構(gòu)構(gòu) 框框 圖圖Y0A0IN 3I/O 0I/O 1I/O 2SDO/IN 1SDI/IN 0ispEN/NCI/O 3I/O 4I/O 5I/O 6I/O 7I/O 8I/O 9I/O 10I/O 11I/O 12I/O 13I/O 14I/O 15I/O 31I/O 30I/O

27、29I/O 28I/O 37I/O 36I/O 25I/O 24I/O 23I/O 22I/O 21I/O 20I/O 19I/O 18I/O 17I/O 16輸輸出出布布線線區(qū)區(qū)輸輸入入總總線線輸輸出出布布線線區(qū)區(qū)輸輸入入總總線線CLK0CLK1CLK2IOCLK0IOCLK1時(shí)鐘時(shí)鐘分配分配網(wǎng)絡(luò)網(wǎng)絡(luò)A1A2A3A4A5A6A7B0B1B2B3B4B5B6B7SCLK/Y2Y1GLB 全局布線區(qū)全局布線區(qū)( (又稱集總布線區(qū)，即又稱集總布線區(qū)，即 Global Routing Pool，簡(jiǎn)稱，簡(jiǎn)稱 GRP) )，是可編程連線網(wǎng)絡(luò)，通過(guò)它可將芯片，是可編程連線網(wǎng)絡(luò)，通過(guò)它可將芯片內(nèi)所有邏輯塊及

28、內(nèi)所有邏輯塊及 IOC 相互連接相互連接。 輸出布線區(qū)輸出布線區(qū)( (即即 Output Routing Pool ，簡(jiǎn)稱，簡(jiǎn)稱 ORP) )，它是能實(shí)現(xiàn)它是能實(shí)現(xiàn) GLB 和和 IOC 之間互連的可編程互連陣列之間互連的可編程互連陣列。輸入總線的主要作用是把輸入總線的主要作用是把 IOC 的輸入信號(hào)送到的輸入信號(hào)送到 GRP 。 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用MODE/IN 2全局布線區(qū)全局布線區(qū)(GRP) isp1016 結(jié)結(jié) 構(gòu)構(gòu) 框框 圖圖Y0A0IN 3I/O 0I/O 1I/O 2SDO/IN 1SDI/IN 0ispEN/NCI/O 3I/O 4I/O 5I/O 6I/

29、O 7I/O 8I/O 9I/O 10I/O 11I/O 12I/O 13I/O 14I/O 15I/O 31I/O 30I/O 29I/O 28I/O 37I/O 36I/O 25I/O 24I/O 23I/O 22I/O 21I/O 20I/O 19I/O 18I/O 17I/O 16輸輸出出布布線線區(qū)區(qū)輸輸入入總總線線輸輸出出布布線線區(qū)區(qū)輸輸入入總總線線CLK0CLK1CLK2IOCLK0IOCLK1時(shí)鐘時(shí)鐘分配分配網(wǎng)絡(luò)網(wǎng)絡(luò)A1A2A3A4A5A6A7B0B1B2B3B4B5B6B7SCLK/Y2Y1GLB 輸入輸出單元輸入輸出單元( (即即 I/O Cell，簡(jiǎn)稱，簡(jiǎn)稱 IOC) )，

30、它具有輸入、，它具有輸入、輸出和雙向輸出和雙向 I/O 三種模式，每一種模式又有多種不同方三種模式，每一種模式又有多種不同方式，可通過(guò)編程來(lái)進(jìn)行選擇式，可通過(guò)編程來(lái)進(jìn)行選擇。1016 共有共有 32 個(gè)個(gè) IOC 。 時(shí)鐘分配網(wǎng)絡(luò)時(shí)鐘分配網(wǎng)絡(luò)( (即即 Clock Distribution Network，簡(jiǎn)稱，簡(jiǎn)稱 CDN) )的作用是通過(guò)編程提供各部分所需的時(shí)鐘。其輸入的作用是通過(guò)編程提供各部分所需的時(shí)鐘。其輸入信號(hào)由信號(hào)由 3 個(gè)外時(shí)鐘輸入端個(gè)外時(shí)鐘輸入端( (Y0 Y2) )和一個(gè)可由用戶定義和一個(gè)可由用戶定義的內(nèi)部時(shí)鐘輸入端提供的內(nèi)部時(shí)鐘輸入端提供。 可編程邏輯器件及應(yīng)用可編程邏輯器

31、件及應(yīng)用主要要求：主要要求： 了解用了解用 PLD 實(shí)現(xiàn)邏輯函數(shù)的原理。實(shí)現(xiàn)邏輯函數(shù)的原理。 了解用了解用 PLD 設(shè)計(jì)邏輯電路的基本方法。設(shè)計(jì)邏輯電路的基本方法。 10.2可編程邏輯器件的應(yīng)用可編程邏輯器件的應(yīng)用 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用 ( 一一 ) PLD 的簡(jiǎn)單應(yīng)用舉例的簡(jiǎn)單應(yīng)用舉例CBAL1L2L0 用用 PLD 實(shí)現(xiàn)邏輯函數(shù)實(shí)現(xiàn)邏輯函數(shù)L2 = ABC + ABC + ABC + ABCL1 = BC + BCL0 = BC + BCCBAL1L2L0通過(guò)對(duì)與陣列編程通過(guò)對(duì)與陣列編程可得到所需乘積項(xiàng)。可得到所需乘積項(xiàng)。通過(guò)對(duì)或陣列編程通過(guò)對(duì)或陣列編程得到所需乘積項(xiàng)之

32、和。得到所需乘積項(xiàng)之和。L0 = BC + BC由于任何一個(gè)組合邏輯函數(shù)均可表示為標(biāo)準(zhǔn)與或由于任何一個(gè)組合邏輯函數(shù)均可表示為標(biāo)準(zhǔn)與或式，因此，理論上可用式，因此，理論上可用 PLD 實(shí)現(xiàn)任何組合邏輯函數(shù)。實(shí)現(xiàn)任何組合邏輯函數(shù)。 ( (一一) ) PLD 的簡(jiǎn)單應(yīng)用舉例的簡(jiǎn)單應(yīng)用舉例 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用 ( 二二 ) PLD 的應(yīng)用方法的應(yīng)用方法 ( (二二) ) PLD 的應(yīng)用方法的應(yīng)用方法1. PLD 的基本設(shè)計(jì)方法的基本設(shè)計(jì)方法設(shè)計(jì)準(zhǔn)備設(shè)計(jì)準(zhǔn)備宏元件庫(kù)宏元件庫(kù)設(shè)計(jì)輸入設(shè)計(jì)輸入 電路圖電路圖 程序程序 設(shè)計(jì)處理設(shè)計(jì)處理編譯與優(yōu)化編譯與優(yōu)化連接與適配連接與適配功能仿真功能

33、仿真下載下載( (編程編程) ) PLD 設(shè)設(shè) 計(jì)計(jì) 流流 程程 圖圖 設(shè)計(jì)過(guò)程設(shè)計(jì)過(guò)程 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用( (1) ) 設(shè)計(jì)準(zhǔn)備設(shè)計(jì)準(zhǔn)備首先應(yīng)分析設(shè)計(jì)要求，預(yù)估電路形式與規(guī)模，從而選擇首先應(yīng)分析設(shè)計(jì)要求，預(yù)估電路形式與規(guī)模，從而選擇合適的合適的 PLD 。一般所設(shè)計(jì)電路需用的。一般所設(shè)計(jì)電路需用的 I/O 端數(shù)量和端數(shù)量和 GLB 數(shù)數(shù)量不要超過(guò)所選芯片所能提供數(shù)量的量不要超過(guò)所選芯片所能提供數(shù)量的 80% 。然后根據(jù)選定。然后根據(jù)選定的的 PLD 確定應(yīng)采用何種設(shè)計(jì)開發(fā)工具。確定應(yīng)采用何種設(shè)計(jì)開發(fā)工具。( (2) ) 設(shè)計(jì)輸入設(shè)計(jì)輸入設(shè)計(jì)輸入在軟件開發(fā)工具上進(jìn)行。對(duì)

34、于低密度設(shè)計(jì)輸入在軟件開發(fā)工具上進(jìn)行。對(duì)于低密度 PLD ，可采用象可采用象 ABEL 這樣的簡(jiǎn)單開發(fā)軟件，可采用邏輯方程輸入這樣的簡(jiǎn)單開發(fā)軟件，可采用邏輯方程輸入方式。對(duì)于高密度方式。對(duì)于高密度 PLD ，可采用邏輯電路圖、，可采用邏輯電路圖、VHDL 語(yǔ)言語(yǔ)言 ( (即超高速集成電路硬件描述語(yǔ)言即超高速集成電路硬件描述語(yǔ)言) )和波形圖等輸入方式。和波形圖等輸入方式。 設(shè)計(jì)輸入時(shí)，應(yīng)盡量調(diào)用設(shè)計(jì)軟件中所提供的元件。設(shè)計(jì)輸入時(shí)，應(yīng)盡量調(diào)用設(shè)計(jì)軟件中所提供的元件。 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用( (3) ) 設(shè)計(jì)處理設(shè)計(jì)處理開發(fā)軟件首先對(duì)設(shè)計(jì)輸入的文件進(jìn)行開發(fā)軟件首先對(duì)設(shè)計(jì)輸入的文

35、件進(jìn)行“語(yǔ)法檢查、編譯語(yǔ)法檢查、編譯和邏輯優(yōu)化和邏輯優(yōu)化”。這一步通過(guò)后，將進(jìn)行這一步通過(guò)后，將進(jìn)行“連接與適配連接與適配”，其作用是自動(dòng)，其作用是自動(dòng)進(jìn)行布局布線設(shè)計(jì)。進(jìn)行布局布線設(shè)計(jì)?！斑B接與適配連接與適配”通過(guò)后，將產(chǎn)生標(biāo)準(zhǔn)通過(guò)后，將產(chǎn)生標(biāo)準(zhǔn) JEDEC 文件。并文件。并自動(dòng)生成一個(gè)有關(guān)設(shè)計(jì)信息的設(shè)計(jì)報(bào)告。自動(dòng)生成一個(gè)有關(guān)設(shè)計(jì)信息的設(shè)計(jì)報(bào)告。它是按電子器件工程聯(lián)合協(xié)會(huì)所制定的它是按電子器件工程聯(lián)合協(xié)會(huì)所制定的標(biāo)準(zhǔn)格式編寫的關(guān)于器件編程信息的計(jì)算機(jī)標(biāo)準(zhǔn)格式編寫的關(guān)于器件編程信息的計(jì)算機(jī)文件，也稱文件，也稱熔絲圖文件熔絲圖文件，簡(jiǎn)稱，簡(jiǎn)稱 JED 文件。把文件。把它下載到它下載到 PLD 中

36、，即實(shí)現(xiàn)了邏輯電路。中，即實(shí)現(xiàn)了邏輯電路。 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用( (4) ) 功能仿真功能仿真用以驗(yàn)證邏輯功能。用以驗(yàn)證邏輯功能。( (5) ) 下載下載( (編程編程) )普通普通 PLD 要用編程器進(jìn)行下載：把待編程的器件插要用編程器進(jìn)行下載：把待編程的器件插入編程器的插座內(nèi)，使用編程器配套的編程軟件就可以將入編程器的插座內(nèi)，使用編程器配套的編程軟件就可以將 JEDEC 文件寫入文件寫入 PLD 芯片。對(duì)于芯片。對(duì)于 ispPLD ，不需要專用，不需要專用編程器，把用戶電路板通過(guò)編程線與微機(jī)連接，利用菊花編程器，把用戶電路板通過(guò)編程線與微機(jī)連接，利用菊花鏈下載軟件，即

37、可對(duì)鏈下載軟件，即可對(duì) ispPLD 芯片進(jìn)行在系統(tǒng)編程。芯片進(jìn)行在系統(tǒng)編程。 即將即將 JEDEC 文件下載到器件中，使文件下載到器件中，使 PLD 具有所設(shè)具有所設(shè)計(jì)的邏輯功能。計(jì)的邏輯功能。 可編程邏輯器件及應(yīng)用可編程邏輯器件及應(yīng)用 例例 使用使用 ispLSI1016 實(shí)現(xiàn)同步七進(jìn)制計(jì)數(shù)器。實(shí)現(xiàn)同步七進(jìn)制計(jì)數(shù)器。2. 應(yīng)用舉例應(yīng)用舉例解：解：( (1) ) 采用采用 Synario System軟件軟件進(jìn)行設(shè)計(jì)。進(jìn)行設(shè)計(jì)。 ispLSI1016 是美國(guó)是美國(guó) Lattice 公司的產(chǎn)品，可公司的產(chǎn)品，可采用其支持軟件采用其支持軟件 Synario System 進(jìn)行設(shè)計(jì)。進(jìn)行設(shè)計(jì)。(

38、(2) ) 設(shè)計(jì)輸入采用電路圖輸入方式。設(shè)計(jì)輸入采用電路圖輸入方式。利用電路圖輸入環(huán)境下的繪圖工具，并調(diào)用其元件庫(kù)中利用電路圖輸入環(huán)境下的繪圖工具，并調(diào)用其元件庫(kù)中的的 4 位同步二進(jìn)制計(jì)數(shù)器位同步二進(jìn)制計(jì)數(shù)器 TTL163 和與非門等輸入下圖。和與非門等輸入下圖。3D0D1D2D3TTL163Q0Q1Q2Q3EN1EN2LDCS1-5VCCCLOCK Q011VCCCAO1-21-11-31-41-71-6456 Q1 Q2 Q3這是軟件中要求的輸入輸出端格式，這是軟件中要求的輸入輸出端格式，其中的數(shù)字為用戶所定義的輸入輸出引腳。其中的數(shù)字為用戶所定義的輸入輸出引腳。 可編程邏輯器件及應(yīng)用可

39、編程邏輯器件及應(yīng)用( (3) ) 利用利用 Synario System 項(xiàng)目管理器窗口的操作項(xiàng)目管理器窗口的操作完成設(shè)計(jì)處理與功能仿真。完成設(shè)計(jì)處理與功能仿真。( (4) )利用利用 Lattice 公司的公司的“菊花鏈下載軟件菊花鏈下載軟件 IDCD”將上一步生成的將上一步生成的 JEDEL 文件下載到東南大學(xué)雨順電子文件下載到東南大學(xué)雨順電子技術(shù)有限公司的技術(shù)有限公司的 SE-2 實(shí)驗(yàn)板中。實(shí)驗(yàn)板中。( (5) )邏輯功能實(shí)測(cè)：利用邏輯功能實(shí)測(cè)：利用 SE-2 實(shí)驗(yàn)板提供的時(shí)鐘實(shí)驗(yàn)板提供的時(shí)鐘信號(hào)和譯碼顯示電路，就可以觀測(cè)信號(hào)和譯碼顯示電路，就可以觀測(cè) ispLSI1016 的工作的工作情況。情況。正常情況下將執(zhí)行七進(jìn)制計(jì)