第2章組合邏輯電路

1、數(shù)字電子技術(shù)數(shù)字電子技術(shù) 組合邏輯電路組合邏輯電路組合邏輯電路組合邏輯電路組合邏輯電路組合邏輯電路學(xué)習(xí)要點(diǎn)：學(xué)習(xí)要點(diǎn)： 組合電路的分析方法和設(shè)計(jì)方法 利用數(shù)據(jù)選擇器和可編程邏輯器件進(jìn)行邏輯設(shè)計(jì)的方法 加法器、編碼器、譯碼器等中規(guī)模集成電路的邏輯功能和使用方法 組合邏輯電路組合邏輯電路組合邏輯電路組合邏輯電路組合邏輯電路組合邏輯電路1 組合邏輯電路的分析組合邏輯電路的分析與設(shè)計(jì)方法與設(shè)計(jì)方法組合電路組合電路：輸出僅由輸入決定，與電路當(dāng)前狀：輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無關(guān)；電路結(jié)構(gòu)中態(tài)無關(guān)；電路結(jié)構(gòu)中無無反饋環(huán)路（無記憶）反饋環(huán)路（無記憶）組合邏輯電路I0I1In-1Y0Y1Ym-1輸入輸出

2、),( ),(),(110111101111000nmmnnIIIfYIIIfYIIIfYABCY&1.1 組合邏輯電路的分析方法組合邏輯電路的分析方法邏輯圖邏輯圖邏輯表邏輯表達(dá)式達(dá)式 1 1 最簡與或最簡與或表達(dá)式表達(dá)式化簡化簡 2 ABY 1BCY 2CAY 31Y2Y3YY 2 CABCABY從輸入到輸出從輸入到輸出逐級(jí)寫出逐級(jí)寫出ACBCABYYYY 321A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111最簡與或最簡與或表達(dá)式表達(dá)式 3 真值表真值表CABCABY 3 4 電路的邏電路的邏輯功能輯功能當(dāng)輸入當(dāng)輸入A、B、C中有

3、中有2 2個(gè)或個(gè)或3 3個(gè)為個(gè)為1 1時(shí)，輸時(shí)，輸出出Y為為1 1，否，否則輸出則輸出Y為為0 0。所以這個(gè)電路所以這個(gè)電路實(shí)際上是一種實(shí)際上是一種3 3人表決用的人表決用的組合電路：只組合電路：只要有要有2票或票或3票票同意，表決就同意，表決就通過。通過。 4 Y31111ABCYY1Y21邏輯圖邏輯圖BBACBABYYYYBYXYBAYCBAY213321邏輯表邏輯表達(dá)式達(dá)式BABBABBACBAY最簡與或最簡與或表達(dá)式表達(dá)式真值表真值表A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 111111100ABCY&用與非門實(shí)現(xiàn)用與非門實(shí)現(xiàn)電路的輸出電

4、路的輸出Y只與輸入只與輸入A、B有關(guān)，而與輸入有關(guān)，而與輸入C無關(guān)。無關(guān)。Y和和A、B的邏輯關(guān)系為：的邏輯關(guān)系為：A、B中只要一中只要一個(gè)為個(gè)為0，Y=1；A、B全為全為1時(shí)，時(shí)，Y=0。所以。所以Y和和A、B的邏輯關(guān)系的邏輯關(guān)系為與非運(yùn)算的關(guān)系。為與非運(yùn)算的關(guān)系。電路的邏輯功能電路的邏輯功能ABBAY真值表真值表電路功電路功能描述能描述1.2 組合邏輯電路的設(shè)計(jì)方法組合邏輯電路的設(shè)計(jì)方法：設(shè)計(jì)一個(gè)樓上、樓下開關(guān)的控制邏輯電路設(shè)計(jì)一個(gè)樓上、樓下開關(guān)的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下來控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；開關(guān)打開電燈

5、，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。用樓下開關(guān)關(guān)滅電燈。設(shè)樓上開關(guān)為設(shè)樓上開關(guān)為A，樓下開關(guān)為，樓下開關(guān)為B，燈泡為，燈泡為Y。并。并設(shè)設(shè)A、B閉合時(shí)為閉合時(shí)為1，斷開時(shí)為，斷開時(shí)為0；燈亮?xí)r；燈亮?xí)rY為為1，燈滅時(shí)燈滅時(shí)Y為為0。根據(jù)邏輯要求列出真值表。根據(jù)邏輯要求列出真值表。A BY0 00 11 01 10110 1 窮舉法 1 2 邏輯表達(dá)式邏輯表達(dá)式或卡諾圖或卡諾圖最簡與或最簡與或表達(dá)式表達(dá)式化簡 3 2 BABAY已為最簡與或表達(dá)式 4 邏輯變換邏輯變換 5 邏輯電路圖邏輯電路圖ABY

6、&ABY=1用與非門實(shí)現(xiàn)BABAYBAY用異或門實(shí)現(xiàn)真值表真值表電路功電路功能描述能描述：用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)陚€(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)耆e上的裁決由每一個(gè)裁判按一下自己面前的按鈕全舉上的裁決由每一個(gè)裁判按一下自己面前的按鈕來確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并來確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。設(shè)主裁判為變量設(shè)主裁判為變量A，副裁判分別為，副裁判分別為B和和C；表示；表示成

7、功與否的燈為成功與否的燈為Y，根據(jù)邏輯要求列出真值表。，根據(jù)邏輯要求列出真值表。 1 窮舉法 1 A B CYA B CY0 0 00 0 10 1 00 1 100001 0 01 0 11 1 01 1 10111 2 ABCCABCBAmmmY765 2 邏輯表達(dá)式邏輯表達(dá)式 ABC0001111001ABACY& 3 卡諾圖卡諾圖最簡與或最簡與或表達(dá)式表達(dá)式化簡 4 5 邏輯變換邏輯變換 6 邏輯電邏輯電路圖路圖 3 化簡 4 111Y= AB +AC 5 ACABY 6 本節(jié)小結(jié)組合電路的特點(diǎn)：在任何時(shí)刻的輸出只取決于當(dāng)組合電路的特點(diǎn)：在任何時(shí)刻的輸出只取決于當(dāng)時(shí)的輸入信號(hào)，而與電路

8、原來所處的狀態(tài)無關(guān)。實(shí)現(xiàn)時(shí)的輸入信號(hào)，而與電路原來所處的狀態(tài)無關(guān)。實(shí)現(xiàn)組合電路的基礎(chǔ)是邏輯代數(shù)和門電路。組合電路的基礎(chǔ)是邏輯代數(shù)和門電路。組合電路的邏輯功能可用邏輯圖、真值表、邏輯組合電路的邏輯功能可用邏輯圖、真值表、邏輯表達(dá)式、卡諾圖和波形圖等表達(dá)式、卡諾圖和波形圖等5種方法來描述，它們在本種方法來描述，它們在本質(zhì)上是相通的，可以互相轉(zhuǎn)換。質(zhì)上是相通的，可以互相轉(zhuǎn)換。組合電路的設(shè)計(jì)步驟：邏輯圖組合電路的設(shè)計(jì)步驟：邏輯圖寫出邏輯表達(dá)式寫出邏輯表達(dá)式邏輯表達(dá)式化簡邏輯表達(dá)式化簡列出真值表列出真值表邏輯功能描述。邏輯功能描述。組合電路的設(shè)計(jì)步驟：列出真值表組合電路的設(shè)計(jì)步驟：列出真值表寫出邏輯表寫

9、出邏輯表達(dá)式或畫出卡諾圖達(dá)式或畫出卡諾圖邏輯表達(dá)式化簡和變換邏輯表達(dá)式化簡和變換畫出邏畫出邏輯圖。輯圖。在許多情況下，如果用中、大規(guī)模集成電路來實(shí)現(xiàn)在許多情況下，如果用中、大規(guī)模集成電路來實(shí)現(xiàn)組合函數(shù)，可以取得事半功倍的效果。組合函數(shù)，可以取得事半功倍的效果。.2 加法器加法器1、半加器、半加器2.1 半加器和全加器半加器和全加器能對兩個(gè)能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。電路稱為半加器。半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS=1&AiBiSiCi

10、AiBiSiCiCO半加器符號(hào)半加器電路圖加數(shù)本位的和向高位的進(jìn)位Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 11、全加器、全加器能對兩個(gè)能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于于3個(gè)個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。 AiBiCi-1000111100010111010 Si的卡諾圖 AiBiCi-1000111100001010111 Ci的卡諾圖17

11、421iiiiCBAmmmmSiiiiiiiiBACBABAmmC153)(Ai、Bi：加數(shù)， Ci-1：低位來的進(jìn)位，Si：本位的和， Ci：向高位的進(jìn)位。iiiiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBABAmmC111153)()(全加器的邏輯圖和邏輯符號(hào)全加器的邏輯圖和邏輯符號(hào)=1&AiBiCi-1SiCi (a) 邏輯圖 (c) 國標(biāo)符號(hào)AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符號(hào)CI CO&FA=1111111111117421)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACB

12、CBACBCBACBACBACBACBAmmmmS實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。 串行進(jìn)位加法器串行進(jìn)位加法器2.2 加法器加法器：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：進(jìn)位信號(hào)是由低位向高位逐級(jí)傳遞的，速度不高。 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8VCC B2 A2 S2 B3 A3 S3 C3TTL 加法器 74LS2

13、83 引腳圖 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8VDDB3C3 S3 S2 S1 S0 C0-1CMOS加法器 4008 引腳圖A3 B2 A2 B1 A1 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GNDA15A12 B15B12 A11A8 B11B8 A7A4 B7B4 A3A0 B3B0 S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S04 位加法器4 位加法器4 位加法器4 位加法器C15 C11 C7 C3 C0-1加法器的級(jí)連加法器的級(jí)連集成二進(jìn)制集成二進(jìn)制4位位

14、超前進(jìn)位加法器超前進(jìn)位加法器2.2 加法器的應(yīng)用加法器的應(yīng)用1、8421 BCD碼轉(zhuǎn)換為余碼轉(zhuǎn)換為余3碼碼 BCD 碼 0 0 1 1余 3 碼 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0=1=1=1=1被加數(shù)/被減數(shù)加數(shù)/減數(shù)加減控制BCD碼碼+0011=余余3碼碼2、二進(jìn)制并行加法、二進(jìn)制并行加法/減法器減法器C0-10時(shí)，時(shí)，B 0=B，電路，電路執(zhí)行執(zhí)行A+B運(yùn)算；當(dāng)運(yùn)算；當(dāng)C0-11時(shí)，時(shí)，B 1=B，電路執(zhí)行，電路執(zhí)行AB=A+B運(yùn)算。運(yùn)算。本節(jié)小結(jié)能對兩

15、個(gè)能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。邏輯電路稱為半加器。能對兩個(gè)能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于位，即相當(dāng)于3 3個(gè)個(gè)1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器。位的邏輯電路稱為全加器。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。按照實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。按照進(jìn)位方式的不同，加法器分為串行進(jìn)位加法器和超進(jìn)位方式的不同，加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。串行進(jìn)位加法器電路簡單、但前進(jìn)位加法器兩種。串行進(jìn)位加法器電路簡

16、單、但速度較慢，超前進(jìn)位加法器速度較快、但電路復(fù)雜。速度較慢，超前進(jìn)位加法器速度較快、但電路復(fù)雜。加法器除用來實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加外，還可用加法器除用來實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加外，還可用來設(shè)計(jì)代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法來設(shè)計(jì)代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。器等。 3 數(shù)值比較器數(shù)值比較器用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。3.1 1位數(shù)值比較器位數(shù)值比較器設(shè)AB時(shí)L11；AB時(shí)L21；AB時(shí)L31。得1位數(shù)值比較器的真值表。A BL1(AB) L2(AB)L3(A=B)L2(AB AB AB3A3B2A2B1A1B0A0B、AB AB) L2

17、(AB) L3(A=B)111&1111111111&1&邏輯圖邏輯圖3.3 比較器的級(jí)聯(lián)比較器的級(jí)聯(lián) 16 15 14 1 3 12 11 10 974LS85 1 2 3 4 5 6 7 8VCC A3 B2 A2 A1 B1 A0 B0B3 AB AB A=B AB AB AB ABAB AB ABAB AB ABAB AB、 AB AB AB AB AB AB AB AB AB AB AB A=B本節(jié)小結(jié)在各種數(shù)字系統(tǒng)尤其是在計(jì)算機(jī)中，經(jīng)在各種數(shù)字系統(tǒng)尤其是在計(jì)算機(jī)中，經(jīng)常需要對兩個(gè)二進(jìn)制數(shù)進(jìn)行大小判別，然常需要對兩個(gè)二進(jìn)制數(shù)進(jìn)行大小判別，然后根據(jù)判別結(jié)果轉(zhuǎn)向執(zhí)行某種操作。用來后根據(jù)判

18、別結(jié)果轉(zhuǎn)向執(zhí)行某種操作。用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。在數(shù)字電稱為數(shù)值比較器，簡稱比較器。在數(shù)字電路中，數(shù)值比較器的輸入是要進(jìn)行比較的路中，數(shù)值比較器的輸入是要進(jìn)行比較的兩個(gè)二進(jìn)制數(shù)，輸出是比較的結(jié)果。兩個(gè)二進(jìn)制數(shù)，輸出是比較的結(jié)果。利用集成數(shù)值比較器的級(jí)聯(lián)輸入端，很利用集成數(shù)值比較器的級(jí)聯(lián)輸入端，很容易構(gòu)成更多位數(shù)的數(shù)值比較器。數(shù)值比容易構(gòu)成更多位數(shù)的數(shù)值比較器。數(shù)值比較器的擴(kuò)展方式有串聯(lián)和并聯(lián)兩種。較器的擴(kuò)展方式有串聯(lián)和并聯(lián)兩種。4 編碼器編碼器 實(shí)現(xiàn)編碼操作的電路稱為編碼器。輸入輸 出Y2 Y1 Y0I0I1I2I

19、3I4I5I6I70 0 00 0 10 1 00 1 11 0 01 0 11 0 01 1 14.1 二進(jìn)制編碼器二進(jìn)制編碼器1、3位二進(jìn)制編碼器位二進(jìn)制編碼器輸輸入入8個(gè)互斥的信號(hào)個(gè)互斥的信號(hào)輸輸出出3位二進(jìn)制代碼位二進(jìn)制代碼真真值值表表753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a) 由或門構(gòu)成(b) 由與非門構(gòu)成111&邏邏輯輯表表達(dá)達(dá)式式邏輯圖邏輯圖2、3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級(jí)

20、別高的信號(hào)排斥級(jí)別低的，即具有單方面排斥的特性。輸 入I7 I6 I5 I4 I3 I2 I1 I0輸 出Y2 Y1 Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0設(shè)I7的優(yōu)先級(jí)別最高，I6次之，依此類推，I0最低。真真值值表表12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIII

21、IIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY邏輯表達(dá)式邏輯表達(dá)式邏輯圖邏輯圖111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08線線-3線線優(yōu)優(yōu)先先編編碼碼器器如果要求輸出、輸入均為反變量，則只要在圖中的每一個(gè)輸出端和輸入端都加上反相器就可以了。2、集成、集成3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7 I6 I5 I4 I

22、3 I2 I1 I0 6 7 9 15 1474LS148 5 4 3 2 1 13 12 11 10(a) 引腳排列圖(b) 邏輯功能示意圖ST為使能輸入端，低電平有效。為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位為使能輸出端，通常接至低位芯片的芯片的ST端。端。YS和和ST配合可以實(shí)現(xiàn)多級(jí)編碼器之間的優(yōu)先級(jí)別配合可以實(shí)現(xiàn)多級(jí)編碼器之間的優(yōu)先級(jí)別的控制。的控制。YEX為擴(kuò)展輸出端，是控制標(biāo)志。為擴(kuò)展輸出端，是控制標(biāo)志。 YEX 0表示是編碼表示是編碼輸出；輸出； YEX 1表示不是編碼輸出。表示不是編碼輸出。集成集成3 3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器74LS14874LS

23、148輸 入輸 出ST01234567 IIIIIIII012 YYYEXYSY10000000001 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 01 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 10 10 10 10 1集成集成3 3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器74LS14874LS148的真值表的真值表輸輸入入：邏輯：邏輯0(0(低電平）有效低電平）有效輸輸出出：邏輯：邏輯

24、0(0(低電平）有效低電平）有效 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEXYS 低位片 ST I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YEXYS 高位片 ST I0 I1 I2 I3 I4 I5 I6 I7I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15&集成集成3 3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器74LS14874LS148的級(jí)聯(lián)的級(jí)聯(lián)16線線-4線優(yōu)先編碼器線優(yōu)先編碼器輸 入I輸 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8

25、(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 14.2 二二-十進(jìn)制編碼器十進(jìn)制編碼器1、8421 BCD碼編碼器碼編碼器輸輸入入10個(gè)互斥的數(shù)碼個(gè)互斥的數(shù)碼輸輸出出4位二進(jìn)制代碼位二進(jìn)制代碼真真值值表表9753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY邏輯表達(dá)式邏輯表達(dá)式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a) 由或門構(gòu)成1111I9 I8 I7I6I5I4 I

26、3I2 I1 I0(b) 由與非門構(gòu)成Y3 Y2 Y1 Y0&邏輯圖邏輯圖I9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2 Y1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 02、8421 BCD碼優(yōu)先編碼器碼優(yōu)先編碼器真值表真值表優(yōu)先級(jí)別從 I9至 I0遞降邏輯表

27、達(dá)式邏輯表達(dá)式124683468568789123456789345678956789789902458934589689789234567893456789678978914895896897894567895678967897892898993IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIY邏輯圖邏輯圖11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01 &

28、1 &1&1在每一個(gè)輸入端和輸出端都加上反相器，便可得到輸入和輸出均為反變量的 8421 BCD 碼優(yōu)先編碼器。10線-4線優(yōu)先編碼器 16 15 14 13 12 11 10 974LS147 1 2 3 4 5 6 7 8VCC NC Y3 I3 I2 I1 I9 Y0I4 I5 I6 I7 I8 Y2 Y1 GND3、集成、集成10線線-4線優(yōu)先編碼器線優(yōu)先編碼器輸入端和輸出端都是低電平有效本節(jié)小結(jié)用二進(jìn)制代碼表示特定對象的過程用二進(jìn)制代碼表示特定對象的過程稱為編碼；實(shí)現(xiàn)編碼操作的電路稱為稱為編碼；實(shí)現(xiàn)編碼操作的電路稱為編碼器。編碼器。編碼器分二進(jìn)制編碼器和十進(jìn)制編編碼器分二進(jìn)制編碼器和

29、十進(jìn)制編碼器，各種譯碼器的工作原理類似，碼器，各種譯碼器的工作原理類似，設(shè)計(jì)方法也相同。集成二進(jìn)制編碼器設(shè)計(jì)方法也相同。集成二進(jìn)制編碼器和集成十進(jìn)制編碼器均采用優(yōu)先編碼和集成十進(jìn)制編碼器均采用優(yōu)先編碼方案。方案。5 譯碼器譯碼器譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。現(xiàn)譯碼操作的電路稱為譯碼器。5.1 二進(jìn)制譯碼器二進(jìn)制譯碼器設(shè)二進(jìn)制譯碼器的輸入端為設(shè)二進(jìn)制譯碼器的輸入端為n個(gè)，則輸出端為個(gè)，則輸出端為2n個(gè)，個(gè)，且對應(yīng)于輸入代碼的每一種狀態(tài)，且對應(yīng)于輸入代碼的每一種狀態(tài)

30、，2n個(gè)輸出中只有個(gè)輸出中只有一個(gè)為一個(gè)為1（或?yàn)椋ɑ驗(yàn)?），其余全為），其余全為0（或?yàn)椋ɑ驗(yàn)?）。）。二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。稱為變量譯碼器。1、3位二進(jìn)制譯碼器位二進(jìn)制譯碼器A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0

31、 0 1 00 0 0 0 0 0 0 1真值表真值表輸輸入入：3位二進(jìn)制代碼位二進(jìn)制代碼輸輸出出：8個(gè)互斥的信號(hào)個(gè)互斥的信號(hào)01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0邏輯表達(dá)式邏輯表達(dá)式邏輯圖邏輯圖電路特點(diǎn)電路特點(diǎn)：與門組成的陣列：與門組成的陣列3 線-8 線譯碼器2、集成二進(jìn)制譯碼器、集成二進(jìn)制譯碼器74LS138 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y

32、3 Y4 Y5 Y6A0 A1 A2 G2A G2B G1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 G2A G2B G1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引腳排列圖(b) 邏輯功能示意圖A2、A1、A0為二進(jìn)制譯碼輸入端， 為譯碼輸出端（低電平有效），G1、 、為選通控制端。當(dāng)G11、 時(shí)，譯碼器處于工作狀態(tài)；當(dāng)G10、時(shí)，譯碼器處于禁止?fàn)顟B(tài)。07YYAG2BG2022BAGG122BAGG真值表真值表輸 入使 能選 擇輸 出G1 2GA2 A1 A001234567 YYYYYYYY

33、1 0 1 01 01 01 01 01 01 01 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1輸輸入入：自然二進(jìn)制碼：自然二進(jìn)制碼輸輸出出：低電平有效：低電平有效BAGGG222Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y11 Y12

34、 Y13 Y14 Y15使能譯碼輸出 A0A1A2 A3 “1”譯碼輸入 A0A1A2 STA STB STC低位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0A1A2 STA STB STC 高位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y73、74LS138的級(jí)聯(lián)的級(jí)聯(lián)4 線-16 線譯碼器二二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（位二進(jìn)制編碼（BCD碼），分別用碼），分別用A3、A2、A1、A0表示；輸出的是與表示；輸出的是與10個(gè)十進(jìn)制數(shù)字相個(gè)十進(jìn)制數(shù)字相對應(yīng)的對應(yīng)的10個(gè)信號(hào)，用個(gè)信號(hào)，用Y9Y0表示。由于二表示。由于二-十進(jìn)制譯

35、碼器有十進(jìn)制譯碼器有4根輸入線，根輸入線，10根輸出線，根輸出線，所以又稱為所以又稱為4線線-10線譯碼器。線譯碼器。5.2 二二-十進(jìn)制譯碼器十進(jìn)制譯碼器1、8421 BCD碼譯碼器碼譯碼器把二把二-十進(jìn)制代碼翻譯成十進(jìn)制代碼翻譯成10個(gè)十進(jìn)制數(shù)個(gè)十進(jìn)制數(shù)字信號(hào)的電路，稱為二字信號(hào)的電路，稱為二-十進(jìn)制譯碼器。十進(jìn)制譯碼器。A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 10 0 0 0

36、 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0真值表真值表01239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3

37、 Y4 Y5 Y6 Y7 Y8 Y91111&邏輯表達(dá)式邏輯表達(dá)式邏輯圖邏輯圖采用完全譯碼方案 A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&將與門換成與非門，則輸出為反變量，即為低電平有效。、集成、集成8421 BCD碼碼譯碼器譯碼器74LS42 16 15 14 13 12 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3

38、Y4 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A3(a) 引腳排列圖(b) 邏輯功能示意圖輸出為反變量，即為低電平有效，并且采用完全譯碼方案。abcdefgh a b c d a f b e f g h g e c d(a) 外形圖(b) 共陰極(c) 共陽極+VCCabcdefgh5.3 顯示譯碼器顯示譯碼器1、數(shù)碼顯示器、數(shù)碼顯示器用來驅(qū)動(dòng)各種顯示器件，從而將用二進(jìn)制代碼表用來驅(qū)動(dòng)各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號(hào)翻譯成人們習(xí)慣的形式直觀地顯示的數(shù)字、文字、符號(hào)翻譯成人們習(xí)慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。示出來的電路，稱為顯示譯碼器。b=c=f=g=

39、1，a=d=e=0時(shí)時(shí)c=d=e=f=g=1，a=b=0時(shí)時(shí)共陰極共陰極2、顯示譯碼器、顯示譯碼器真值表僅適用于共陰極真值表僅適用于共陰極LED真值表真值表 A3A2A1A0000111100010101011111110100201023AAAAAAAaa的卡諾圖的卡諾圖 A3A2A1A000011110001110110111111010b的卡諾圖的卡諾圖 A3A2A1A000011110001110111111111001c的卡諾圖的卡諾圖01012AAAAAb012AAAc A3A2A1A000011110001010101011101011d的卡諾圖的卡諾圖 A3A2A1A00001

40、1110001010100011001011e的卡諾圖的卡諾圖012120102AAAAAAAAAd0102AAAAe A3A2A1A000011110001110101111001001f的卡諾圖的卡諾圖 A3A2A1A000011110000110101111101011g的卡諾圖的卡諾圖0212013AAAAAAAf1212013AAAAAAAg邏輯表達(dá)式邏輯表達(dá)式121201302120130102012120102012010120201023AAAAAAAgAAAAAAAfAAAAeAAAAAAAAAdAAAcAAAAAbAAAAAAAa邏輯圖邏輯圖a b c d e f g A3

41、 A2 A1 A01111&2、集成顯示譯碼器、集成顯示譯碼器74LS48 16 15 14 13 12 11 10 974LS48 1 2 3 4 5 6 7 8VCC f g a b c d eA1 A2 LT BI/RBO RBI A3 A0 GND引腳排列圖引腳排列圖輸 入輸 出功 能 或十 進(jìn) 制 數(shù)LT RBIA3 A2 A1 A0RBOBI /a b c d e f gRBOBI / (滅 燈 )LT (試 燈 )RBI (動(dòng) 態(tài) 滅 零 ) 0 1 0 0 0 0 00(輸 入 )100 0 0 0 0 0 01 1 1 1 1 1 10 0 0 0 0 0 001234567

42、891011121314151 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111111111111111111 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0

43、0 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0功功能能表表輔助端功能輔助端功能10 0 0 0 0 0 0 0 1 0 0 1小數(shù)點(diǎn)0 0 1 1 0 1 1 1 0 0 0 0LTRBI RBOA3A2A1A0LTRBI RBOA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LTRBI RBOA3A2A1A0數(shù)碼顯示電路的動(dòng)態(tài)滅零數(shù)碼顯示電路的動(dòng)態(tài)滅零整數(shù)部分：高位的RBOBI /與低位的RBI相連小數(shù)部

44、分：低位的RBOBI /與高位的RBI相連7653174211)7 , 6 , 5 , 3(),()7 , 4 , 2 , 1 (),(mmmmmCBACmmmmmCBASiiiiiiii5.4 譯碼器的應(yīng)用譯碼器的應(yīng)用用二進(jìn)制譯碼器實(shí)現(xiàn)邏輯函數(shù)用二進(jìn)制譯碼器實(shí)現(xiàn)邏輯函數(shù)&AiBiCi-1 1SiCiA0 Y0A1 Y1A2 Y2 Y3 Y4STA Y5STB Y6STC Y774LS138畫出用二進(jìn)制譯碼器和與非門實(shí)現(xiàn)這些函數(shù)的接線圖。畫出用二進(jìn)制譯碼器和與非門實(shí)現(xiàn)這些函數(shù)的接線圖。寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非-與非形式。與非形式。本節(jié)小結(jié)本節(jié)

45、小結(jié) 把代碼狀態(tài)的特定含義翻譯出來的過程稱為把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。實(shí)際上譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。實(shí)際上譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。 譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符顯示譯碼器，各種譯碼器的工作原理類似，設(shè)符顯示譯碼器，各種譯碼器的工作原理類似，設(shè)計(jì)方法也相同。計(jì)方法也相同。 二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項(xiàng)，二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項(xiàng)，而任一組合邏輯函數(shù)總能表示成最小項(xiàng)之和的形而任一組合邏輯函數(shù)總能表示成最小

46、項(xiàng)之和的形式，所以，由二進(jìn)制譯碼器加上或門即可實(shí)現(xiàn)任式，所以，由二進(jìn)制譯碼器加上或門即可實(shí)現(xiàn)任何組合邏輯函數(shù)。何組合邏輯函數(shù)。6 數(shù)據(jù)選擇器數(shù)據(jù)選擇器6.1 4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器輸 入 D A1 A0輸 出 YD0 0 0D1 0 1D2 1 0D3 1 1 D0 D1 D2 D330013012011010iiimDAADAADAADAADY真值表真值表邏輯表達(dá)式邏輯表達(dá)式地地址址變變量量輸輸入入數(shù)數(shù)據(jù)據(jù)由地址碼決定從路輸入中選擇哪路輸出。邏輯圖邏輯圖1111D0 D1 D2 D3A1A0&1Y6.2 集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器 16 15 14 13 12 11 10 974LS

47、153 1 2 3 4 5 6 7 8VCC 2S A0 2D3 2D2 2D1 2D0 2Y1S A1 1D3 1D2 1D1 1D0 1Y GND集成雙集成雙4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS153輸 入輸 出 S D A1 A0 Y1 0 D0 0 00 D1 0 10 D2 1 00 D3 1 1 0 D0 D1 D2 D3選通控制端選通控制端S為低電平有效，即為低電平有效，即S=0時(shí)芯片被選中，時(shí)芯片被選中，處于工作狀態(tài)；處于工作狀態(tài)；S=1時(shí)芯片被禁止，時(shí)芯片被禁止，Y0。集成集成8選選1數(shù)數(shù)據(jù)選擇器據(jù)選擇器74LS151 16 15 14 13 12 11 10 974LS15

48、1 1 2 3 4 5 6 7 8VCC D4 D5 D6 D7 A0 A1 A2D3 D2 D1 D0 Y Y S GND70012701210120iiimDAAADAAADAAADY70012701210120iiimDAAADAAADAAADYS0 時(shí)S1 時(shí)，選擇器被禁止，無論地址碼是什么，Y 總是等于 0輸 入輸 出D A2 A1 A0 SY Y 1D0 0 0 0 0D1 0 0 1 0D2 0 1 0 0D3 0 1 1 0D4 1 0 0 0D5 1 0 1 0D6 1 1 0 0D7 1 1 1 00 1D0 0DD1 1DD2 2DD3 3DD4 4DD5 5DD6 6D

49、D7 7D74LS151的的真真值值表表 Y Y74LS151(2)D7 D0 A2A1A0 EN Y Y74LS151(1)D7 D0 A2A1A0 EN11D15 D8D7 D0A3A2A1A0S2S1Y2Y1YY2Y1數(shù)據(jù)選擇器的擴(kuò)展數(shù)據(jù)選擇器的擴(kuò)展A30 時(shí)，1S0、2S1，片(2)禁止、片(1)工作A31時(shí)，1S1、2S0，片(1)禁止、片(2)工作6.2 用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)基本原理基本原理數(shù)據(jù)選擇器的主要特點(diǎn)：數(shù)據(jù)選擇器的主要特點(diǎn)：120niiimDY（1）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：（2）提供了地址變量的全部最小項(xiàng)。提

50、供了地址變量的全部最小項(xiàng)。（3）一般情況下，一般情況下，Di可以當(dāng)作一個(gè)變量處理?？梢援?dāng)作一個(gè)變量處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量來選擇地址變量組成的最小項(xiàng)組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。基本步驟基本步驟確定數(shù)據(jù)選擇器確定數(shù)據(jù)選擇器確定地址變量確定地址變量 2 1 ABCBACBALn個(gè)地址變量的個(gè)地址變量的數(shù)據(jù)選擇器，數(shù)據(jù)選擇器，不需要增加門不需要增加門電路，最多可電路，最多可實(shí)現(xiàn)實(shí)現(xiàn)n1個(gè)

51、變個(gè)變量的函數(shù)。量的函數(shù)。3個(gè)變量，選用個(gè)變量，選用4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)邏輯函數(shù) 1 選用選用74LS153 2 74LS153有兩個(gè)有兩個(gè)地址變量。地址變量。求求Di 3 公式法公式法函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式：103210mmCmCmABCBACBAL4選選1數(shù)據(jù)選擇器輸出信號(hào)的表達(dá)式：數(shù)據(jù)選擇器輸出信號(hào)的表達(dá)式：33221100DmDmDmDmY比較比較L和和Y，得：，得：103210DDCDCD、 3 畫連線圖畫連線圖 4 C C 0 1 A B 0Y74LS153D0 D1 D2 D3 A1 A0 ST L21 4 求求Di的的方法方

52、法（2）真值表法）真值表法miA B CLm00 0 00 0 101m10 1 00 1 110m21 0 01 0 100m31 1 01 1 111C=1,L=1，故故D0=CL=0，故，故D2=0L=1，故，故D3=1C=0,L=1，故故D1=C求求Di的的方法方法（3）圖形法）圖形法 AB C000111100011011010D0D1D3D2103210DDCDCD、)13,12,11,10, 9 , 5 , 4 , 3 , 0(),(mDCBAL用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)：用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)：例例選用選用8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS151設(shè)設(shè)A2=A、A1=B、A0=C AB

53、CD00011110001110010111111001100001求求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1D D 1 0 D 1 1 0 A B C 0LY74LS151D0 D1 D2 D3 D4 D5 D6 D7 A2 A1 A0 EN畫連線圖本節(jié)小結(jié)數(shù)據(jù)選擇器是能夠從來自不同地址的多路數(shù)字信數(shù)據(jù)選擇器是能夠從來自不同地址的多路數(shù)字信息中任意選出所需要的一路信息作為輸出的組合電息中任意選出所需要的一路信息作為輸出的組合電路，至于選擇哪一路數(shù)據(jù)輸出，則完全由當(dāng)時(shí)的選路，至于選擇哪一路數(shù)據(jù)輸出，則完全由當(dāng)時(shí)的選擇控制信號(hào)決定。擇控制信號(hào)決定。數(shù)據(jù)選擇器具有標(biāo)準(zhǔn)

54、與或表達(dá)式的形式，提供了數(shù)據(jù)選擇器具有標(biāo)準(zhǔn)與或表達(dá)式的形式，提供了地址變量的全部最小項(xiàng)，并且一般情況下，地址變量的全部最小項(xiàng)，并且一般情況下，D Di i可以可以當(dāng)作一個(gè)變量處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以當(dāng)作一個(gè)變量處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入擇器的輸入D Di i來選擇地址變量組成的最小項(xiàng)來選擇地址變量組成的最小項(xiàng)m mi i，可，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)據(jù)選擇器據(jù)選擇

55、器確定地址變量確定地址變量求求D Di i畫連線圖。畫連線圖。7 數(shù)據(jù)分配器數(shù)據(jù)分配器7.1 1路路-4路數(shù)據(jù)分配器路數(shù)據(jù)分配器由地址碼決由地址碼決定將輸入數(shù)定將輸入數(shù)據(jù)送給哪據(jù)送給哪路輸出。路輸出。輸 入輸出A1 A0Y0 Y1 Y2 Y3D0 00 11 01 1D 0 0 00 D 0 00 0 D 00 0 0 D真值表真值表邏輯表達(dá)式邏輯表達(dá)式地地址址變變量量輸輸入入數(shù)數(shù)據(jù)據(jù)013012011010 ADAYADAYAADYAADY邏輯圖邏輯圖11DA1 A0Y0 Y1 Y2 Y3&013012011010 ADAYADAYAADYAADY7. 集成數(shù)據(jù)分配器及其應(yīng)用集成數(shù)據(jù)分配器及

56、其應(yīng)用集成數(shù)據(jù)分配器集成數(shù)據(jù)分配器把二進(jìn)制譯碼器的使能端作為數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端作把二進(jìn)制譯碼器的使能端作為數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端作為地址碼輸入端，則帶使能端的二進(jìn)制譯碼器就是數(shù)據(jù)分配器。為地址碼輸入端，則帶使能端的二進(jìn)制譯碼器就是數(shù)據(jù)分配器。G2BG1G2A 數(shù)據(jù)輸出1 Y0 Y1 Y2STC 74LS138 Y3 Y4STA Y5STB Y6 Y7 A2 A1 A0 D由由74LS138構(gòu)成的構(gòu)成的1路路-8路數(shù)據(jù)分配器路數(shù)據(jù)分配器數(shù)據(jù)輸入端數(shù)據(jù)輸入端G1=1G2A=0地址輸入端地址輸入端G2BG1G2A數(shù)據(jù)發(fā)送端數(shù)據(jù)接收端選擇控制端數(shù)據(jù)輸入數(shù)據(jù)輸出1SD0D1D2D3 73

57、LS151 YD4D5D6 END7 A2 A1 A0 Y0 Y1 Y2STC 74LS138 Y3 Y4STA Y5STB Y6 Y7 A2 A1 A0數(shù)據(jù)分配器的應(yīng)用數(shù)據(jù)分配器的應(yīng)用數(shù)據(jù)分配器和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)分時(shí)傳送系統(tǒng)數(shù)據(jù)分配器和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)分時(shí)傳送系統(tǒng)本節(jié)小結(jié)數(shù)據(jù)分配器的邏輯功能是將數(shù)據(jù)分配器的邏輯功能是將1 1個(gè)輸入數(shù)據(jù)傳送到個(gè)輸入數(shù)據(jù)傳送到多個(gè)輸出端中的多個(gè)輸出端中的1 1個(gè)輸出端，具體傳送到哪一個(gè)輸個(gè)輸出端，具體傳送到哪一個(gè)輸出端，也是由一組選擇控制信號(hào)確定。出端，也是由一組選擇控制信號(hào)確定。數(shù)據(jù)分配器就是帶選通控制端即使能端的二進(jìn)數(shù)據(jù)分配器就是帶選通控制端即使

58、能端的二進(jìn)制譯碼器。只要在使用中，把二進(jìn)制譯碼器的選制譯碼器。只要在使用中，把二進(jìn)制譯碼器的選通控制端當(dāng)作數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端當(dāng)通控制端當(dāng)作數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端當(dāng)作選擇控制端就可以了。作選擇控制端就可以了。數(shù)據(jù)分配器經(jīng)常和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)傳數(shù)據(jù)分配器經(jīng)常和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)傳送系統(tǒng)。其主要特點(diǎn)是可以用很少幾根線實(shí)現(xiàn)多送系統(tǒng)。其主要特點(diǎn)是可以用很少幾根線實(shí)現(xiàn)多路數(shù)字信息的分時(shí)傳送。路數(shù)字信息的分時(shí)傳送。8 只讀存儲(chǔ)器只讀存儲(chǔ)器（ROM）ROM的分類的分類掩膜掩膜ROM：不能改寫。：不能改寫。PROM：只能改寫一次。：只能改寫一次。EPROM：可以改寫多次。：可以改寫多次

59、。存儲(chǔ)器的分類存儲(chǔ)器的分類RAM：在工作時(shí)既能從中讀出（取出）信息，又能在工作時(shí)既能從中讀出（取出）信息，又能隨時(shí)寫入（存入）信息，但斷電后所存信息消失。隨時(shí)寫入（存入）信息，但斷電后所存信息消失。ROM：在工作時(shí)只能從中讀出信息，不能寫入信息，在工作時(shí)只能從中讀出信息，不能寫入信息，且斷電后其所存信息在仍能保持。且斷電后其所存信息在仍能保持。8.1 ROM的結(jié)構(gòu)及工作原理的結(jié)構(gòu)及工作原理1、ROM的結(jié)構(gòu)的結(jié)構(gòu)W0W1Wi12 nWD0 D1 Db-1 位線輸出數(shù)據(jù)0 單元1 單元i 單元2n-1 單元存儲(chǔ)體地址輸入字線地址譯碼器A0A1An-1存儲(chǔ)容量字線數(shù)位線數(shù)2nb（位）存儲(chǔ)單元地址存儲(chǔ)

60、單元地址2、ROM的工作原理的工作原理11D3 D2 D1 D0A1A0W0W1W2W31111&44位位ROM地址譯碼器地址譯碼器存儲(chǔ)體存儲(chǔ)體0100AAmW0111AAmW0122AAmW0133 AAmW310310330301321321220203 mmmWWWDmmWWDmmmWWWDmmWWD存儲(chǔ)內(nèi)容存儲(chǔ)內(nèi)容地 址A1 A0字 線W0 W1 W2 W3存 儲(chǔ) 內(nèi) 容D3 D2 D1 D00 00 11 01 11 0 0 00 1 0 00 0 1 00 0 0 11 0 1 10 1 0 11 1 0 00 1 1 1對于給定的地址，相應(yīng)一條字線輸出高電平，與該字線相連接的或門