第2講可編程邏輯器件

1、1998年世界十大PLD公司 第第2講講 FPGA/CPLD器件器件 PLD的發(fā)展歷程的發(fā)展歷程 熔絲編程的熔絲編程的PROM和和PLA器件器件 AMD公公司推出司推出PAL器件器件 GAL器件器件 FPGA器器件件 EPLD器器件件 CPLD器器件件 內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的SoPC 可編程邏輯器件（PLD） 簡單 PLD 復(fù)雜 PLD PROM PAL PLA GAL CPLD FPGA 一般將一般將GAL22V10（500門門750門門 ）作為簡單）作為簡單PLD和高密度和高密度PLD的分水嶺的分水嶺四種四種SPLD器件的區(qū)別器件的區(qū)別1. PLD器件器件按可以編程的次數(shù)按可

2、以編程的次數(shù)可以分為兩類：可以分為兩類：(1) 一次性編程器件（一次性編程器件（OTP，One Time Programmable）(2) 可多次編程器件可多次編程器件OTP類器件的特點(diǎn)是：只允許對器件編程一次，不能修改，類器件的特點(diǎn)是：只允許對器件編程一次，不能修改，而可多次編程器件則允許對器件多次編程，適合于在科研開而可多次編程器件則允許對器件多次編程，適合于在科研開發(fā)中使用。發(fā)中使用。PLD按按按按編程特點(diǎn)編程特點(diǎn)分類分類(1)熔絲（熔絲（Fuse）(2)反熔絲（反熔絲（Antifuse）編程元件）編程元件(3)紫外線擦除、電可編程，如紫外線擦除、電可編程，如EPROM。(4)電擦除、電

3、可編程方式，電擦除、電可編程方式，(EEPROM、快閃存儲、快閃存儲器（器（Flash Memory），目前多數(shù)），目前多數(shù)CPLD采用此類采用此類編程編程(5)靜態(tài)存儲器（靜態(tài)存儲器（SRAM）結(jié)構(gòu)，目前多數(shù)）結(jié)構(gòu)，目前多數(shù)FPGA 采采用此類編程用此類編程2.按編程元件和編程工藝按編程元件和編程工藝分類分類2.2 PLD的基本原理與結(jié)構(gòu)的基本原理與結(jié)構(gòu) 輸入輸出 數(shù)字電路符號表示數(shù)字電路符號表示 數(shù)字邏輯電路的兩種國標(biāo)符號對照數(shù)字邏輯電路的兩種國標(biāo)符號對照 PLD電路的表示方法電路的表示方法 PLD電路符號表示電路符號表示 PLD的輸入緩沖電路的輸入緩沖電路 PLD與陣列表示與陣列表示PL

4、D或陣列表示或陣列表示PLD連接表示法連接表示法 PROM PROM的邏輯陣列結(jié)構(gòu)的邏輯陣列結(jié)構(gòu) PROM PROM表達(dá)的表達(dá)的PLD陣列圖陣列圖 PROM 用用PROM完成半加器邏輯陣列完成半加器邏輯陣列 01110100AAFAAAAFPLA PLA邏輯陣列示意圖邏輯陣列示意圖 PAL PAL結(jié)構(gòu)結(jié)構(gòu) PAL的常用表示的常用表示 PAL PAL22V10部分結(jié)構(gòu)圖部分結(jié)構(gòu)圖 GAL22V10的的OLMC結(jié)構(gòu)結(jié)構(gòu)CPLD器件器件的結(jié)構(gòu)的結(jié)構(gòu)CPLD器件器件宏單元內(nèi)部宏單元內(nèi)部結(jié)構(gòu)示意圖結(jié)構(gòu)示意圖 MAX 7000S器件的內(nèi)部結(jié)構(gòu)器件的內(nèi)部結(jié)構(gòu) MAX 7000S器件的宏單元結(jié)構(gòu)器件的宏單元結(jié)

5、構(gòu)MispLSI 1032器件的器件的GLB的結(jié)構(gòu)的結(jié)構(gòu) XC9500器件的宏單元結(jié)構(gòu)器件的宏單元結(jié)構(gòu) 查找表結(jié)構(gòu)查找表結(jié)構(gòu) 查找表結(jié)構(gòu)查找表結(jié)構(gòu) 4輸入輸入LUT及內(nèi)部結(jié)構(gòu)圖及內(nèi)部結(jié)構(gòu)圖 FPGA器件的內(nèi)部結(jié)構(gòu)示意圖器件的內(nèi)部結(jié)構(gòu)示意圖 XC4000器件的器件的CLB結(jié)構(gòu)結(jié)構(gòu) Cyclone器件的器件的LE結(jié)構(gòu)（普通模式）結(jié)構(gòu)（普通模式）典型典型FPGA的結(jié)構(gòu)的結(jié)構(gòu)為了解決超大規(guī)模集成電路（為了解決超大規(guī)模集成電路（VLSI）的測試問題，自）的測試問題，自1986年開始，年開始，IC領(lǐng)領(lǐng)域的專家成立了域的專家成立了“聯(lián)合測試行動組聯(lián)合測試行動組”（JTAG，Joint Test Action

6、 Group），并制定出了），并制定出了IEEE 1149.1邊界掃描測試邊界掃描測試（BST，Boundary Scan Test）技術(shù)規(guī)范）技術(shù)規(guī)范引引 腳腳描描 述述功功 能能TDI測試數(shù)據(jù)輸入測試數(shù)據(jù)輸入(Test Data Input)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。的上升沿移入。TDO測試數(shù)據(jù)輸出測試數(shù)據(jù)輸出(Test Data Output)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處

7、于高阻態(tài)。于高阻態(tài)。TMS測試模式選擇測試模式選擇(Test Mode Select)控制信號輸入引腳，負(fù)責(zé)控制信號輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換?？刂破鞯霓D(zhuǎn)換。TMS必須在必須在TCK的上升沿到來之前穩(wěn)定。的上升沿到來之前穩(wěn)定。TCK測試時鐘輸入測試時鐘輸入(Test Clock Input)時鐘輸入到時鐘輸入到BST電路，一些操作發(fā)生在上升沿，而電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。另一些發(fā)生在下降沿。TRST測試復(fù)位輸入測試復(fù)位輸入(Test Reset Input)低電平有效，異步復(fù)位邊界掃描電路低電平有效，異步復(fù)位邊界掃描電路(在在IEEE規(guī)范規(guī)范中，該引腳可選中，該引

8、腳可選)。邊界掃描邊界掃描IO引腳功能引腳功能 未編程前先焊接安裝未編程前先焊接安裝n 減少對器件的觸摸減少對器件的觸摸和損傷和損傷n 不計較器件的封裝不計較器件的封裝形式形式系統(tǒng)內(nèi)編程系統(tǒng)內(nèi)編程-ISPn 樣機(jī)制造方便樣機(jī)制造方便n 支持生產(chǎn)和測試支持生產(chǎn)和測試流程中的修改流程中的修改在系統(tǒng)現(xiàn)場重編程修改在系統(tǒng)現(xiàn)場重編程修改n 允許現(xiàn)場硬件升級允許現(xiàn)場硬件升級n 迅速方便地提升功能迅速方便地提升功能下載接口引腳信號名稱下載接口引腳信號名稱 引腳引腳12345678910PS模式模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模模式式TCKGND

9、TDOVCCTMS-TDIGNDUSB-Blaster下載電纜下載電纜JTAG方式的在系統(tǒng)編程方式的在系統(tǒng)編程 CPLD編程下載連接圖編程下載連接圖 JTAG方式的在系統(tǒng)編程方式的在系統(tǒng)編程 多個多個MAX器件的器件的JTAG鏈配置方式鏈配置方式FPGA器件的配置器件的配置Cyclone器件的器件的AS模式配置電路模式配置電路 FPGA專用配置器件專用配置器件 EPCS器件配置器件配置FPGA的電路原理圖的電路原理圖 使用單片機(jī)配置使用單片機(jī)配置FPGA 微處理器微處理器PS模式配置模式配置FPGA的電路連接圖的電路連接圖 Lattice公司公司CPLD器件系列器件系列 ispLSI器件的結(jié)構(gòu)

10、與特點(diǎn)器件的結(jié)構(gòu)與特點(diǎn) （1）采用）采用UltraMOS工藝。工藝。（2）系統(tǒng)可編程功能，所有的）系統(tǒng)可編程功能，所有的ispLSI器件均支持器件均支持ISP功能。功能。（3）邊界掃描測試功能。）邊界掃描測試功能。（4）加密功能。）加密功能。（5）短路保護(hù)功能。）短路保護(hù)功能。Lattice公司公司CPLD器件器件系列系列 ispMACH4000系列系列 Lattice EC & ECP系列系列 ispMACH4000系列系列CPLD器件有器件有3.3V、2.5V 和和 1.8V 三種供電電壓，分別屬于三種供電電壓，分別屬于 ispMACH 4000V、ispMACH 4000B 和和

11、 ispMACH 4000C 器件系列。器件系列。 Xilinx公司的公司的FPGA和和CPLD器件系列器件系列 1. Virtex-4系列系列FPGA 2. Spartan& Spartan-3 & Spartan 3E器件系列器件系列 3. XC9500 & XC9500XL系列系列CPLD 4. Xilinx FPGA配置器件配置器件SPROM 5. Xilinx的的IP核核 Altera公司公司FPGA和和CPLD器件系列器件系列 1. Stratix II 系列系列FPGA 2. Stratix系列系列FPGA 3. ACEX系列系列FPGA 4. FLEX系

12、列系列FPGA 5. MAX系列系列CPLD 6. Cyclone系列系列FPGA低成本低成本FPGA 7. Cyclone II系列系列FPGA 8. MAX II系列器件系列器件 9. Altera宏功能塊及宏功能塊及IP核核 1）向大規(guī)模、高集成度方向進(jìn)一步發(fā)展）向大規(guī)模、高集成度方向進(jìn)一步發(fā)展 2）向低電壓、低功耗的方向發(fā)展）向低電壓、低功耗的方向發(fā)展 3）向高速可預(yù)測延時的方向發(fā)展）向高速可預(yù)測延時的方向發(fā)展 4）在）在PLD器件內(nèi)嵌入更多功能模塊器件內(nèi)嵌入更多功能模塊 5）向模數(shù)混合可編程方向發(fā)展）向模數(shù)混合可編程方向發(fā)展 FPGAFPGA: SRAM: SRAM工藝；直接燒寫程序

13、掉電后程序丟失；理論工藝；直接燒寫程序掉電后程序丟失；理論上擦寫上擦寫100100萬次以上；一般使用需要外掛萬次以上；一般使用需要外掛EEPROMEEPROM，可以達(dá)，可以達(dá)到幾百萬門電路。比如到幾百萬門電路。比如ALTERAALTERA公司的公司的APEXAPEX、FLEXFLEX、ACEXACEX、STRATIXSTRATIX、CYCLONECYCLONE系列。系列。 CPLDCPLD: EPPROM: EPPROM或或FLASHFLASH工藝；直接燒寫程序調(diào)電后程序不工藝；直接燒寫程序調(diào)電后程序不會消失；一般可以擦寫幾百次，并且一般宏單元在會消失；一般可以擦寫幾百次，并且一般宏單元在51

14、2512以以下。比如下。比如ALTERAALTERA的的MAX3000/5000/7000/9000MAX3000/5000/7000/9000和和CLASSICCLASSIC系系列）列） 選擇選擇CPLDCPLD還是還是FPGAFPGA？ CPLD CPLD組合邏輯的功能很強(qiáng)，一個宏單元就可以分解十幾個甚至組合邏輯的功能很強(qiáng)，一個宏單元就可以分解十幾個甚至20203030多個組合邏輯輸入。而多個組合邏輯輸入。而FPGAFPGA的一個的一個LUTLUT只能處理只能處理4 4輸入的組合邏輯輸入的組合邏輯，因此，因此，CPLDCPLD適合用于設(shè)計譯碼等復(fù)雜組合邏輯適合用于設(shè)計譯碼等復(fù)雜組合邏輯。

15、FPGAFPGA的制造工藝確定了的制造工藝確定了FPGAFPGA芯片中包含的芯片中包含的LUTLUT和觸發(fā)器的數(shù)量非常和觸發(fā)器的數(shù)量非常多，往往都是幾千上萬，多，往往都是幾千上萬，CPLDCPLD一般只能做到一般只能做到512512個邏輯單元，而且如果個邏輯單元，而且如果用芯片價格除以邏輯單元數(shù)量，用芯片價格除以邏輯單元數(shù)量，F(xiàn)PGAFPGA的平均邏輯單元成本大大低于的平均邏輯單元成本大大低于CPLDCPLD。 所以所以如果設(shè)計中使用到大量觸發(fā)器，例如設(shè)計一個復(fù)雜的如果設(shè)計中使用到大量觸發(fā)器，例如設(shè)計一個復(fù)雜的時序時序邏輯，那么使用邏輯，那么使用FPGAFPGA就是一個很好選擇就是一個很好選擇

16、。 對于初學(xué)者，一般使用對于初學(xué)者，一般使用CPLDCPLD，因?yàn)?，因?yàn)镃PLDCPLD芯片價格低；許多芯片價格低；許多CPLDCPLD為為5V5V，可以直接和，可以直接和CMOSCMOS以及以及TTLTTL電路電壓兼容，不必考慮電源轉(zhuǎn)換問題；電路電壓兼容，不必考慮電源轉(zhuǎn)換問題；CPLDCPLD很多芯片的封裝的是很多芯片的封裝的是PLCCPLCC，插拔很方便，而，插拔很方便，而FPGAFPGA一般是一般是QFPQFP封裝，封裝，一旦損壞，很難從系統(tǒng)電路上取下。但對于產(chǎn)品開發(fā)適合選用一旦損壞，很難從系統(tǒng)電路上取下。但對于產(chǎn)品開發(fā)適合選用FPGAFPGA。選擇選擇CPLDCPLD還是還是FPGAFPGA？2.1 PLA和和PAL在結(jié)構(gòu)上有什么區(qū)別？在結(jié)構(gòu)上有什么區(qū)別？2.2 說明說明GAL的的OLMC有什么特點(diǎn)，它怎樣實(shí)現(xiàn)可編程組合電有什么特點(diǎn)，它怎樣實(shí)現(xiàn)可編程組合電路和時序電路？路和時序電路？2.3 簡述基于乘積項(xiàng)的可編程邏輯器件的結(jié)構(gòu)特點(diǎn)。簡述基于乘積項(xiàng)的可編程邏輯器件的結(jié)構(gòu)特點(diǎn)。2.4 基于查找表的可編程邏輯結(jié)構(gòu)的原理是什么？基于查找表的可編程邏輯結(jié)構(gòu)的原理是什么？2.5 基于乘積項(xiàng)和基于查找表的結(jié)構(gòu)各有什么優(yōu)點(diǎn)？基于乘積項(xiàng)和基于