第10講-組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)ppt課件

1、1第九講組合邏輯電路分析與設(shè)計(jì)1、VHDL語言介紹2、組合邏輯電路VHDL描述3、組合邏輯電路中的競爭與冒險(xiǎn)2第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL介紹VHDL:Very High Speed Integrated Circuit Hardware Description Language，即超高速，即超高速集成電路硬件描述語言。集成電路硬件描述語言。 VHDL作為作為IEEE標(biāo)準(zhǔn)的硬件描述語言和標(biāo)準(zhǔn)的硬件描述語言和EDA的重要組成部分，經(jīng)過幾十年的發(fā)展、應(yīng)用和完善，的重要組成部分，經(jīng)過幾十年的發(fā)展、應(yīng)用和完善，以其強(qiáng)大的系統(tǒng)描述能力、規(guī)范的程序設(shè)計(jì)結(jié)構(gòu)、以其強(qiáng)大的系統(tǒng)描述能力

2、、規(guī)范的程序設(shè)計(jì)結(jié)構(gòu)、靈活的語言表達(dá)風(fēng)格和多層次的仿真測試手段，在靈活的語言表達(dá)風(fēng)格和多層次的仿真測試手段，在電子設(shè)計(jì)領(lǐng)域受到了普遍的認(rèn)同和廣泛的接受，成電子設(shè)計(jì)領(lǐng)域受到了普遍的認(rèn)同和廣泛的接受，成為現(xiàn)代為現(xiàn)代EDA領(lǐng)域的首選硬件設(shè)計(jì)語言。專家認(rèn)為，領(lǐng)域的首選硬件設(shè)計(jì)語言。專家認(rèn)為，在新世紀(jì)中，在新世紀(jì)中，VHDL與與Verilog語言將承擔(dān)起幾乎全語言將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。3第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL介紹結(jié)構(gòu)體結(jié)構(gòu)體（ARCHITECTURE）進(jìn)程進(jìn)程或其它并行結(jié)構(gòu)或其它并行結(jié)構(gòu)實(shí)體實(shí)體ENTITY）配置配置CONFIGURAT

3、ION）庫、程序包庫、程序包設(shè)設(shè)計(jì)計(jì)實(shí)實(shí)體體庫庫LIBRARYLIBRARY）存放預(yù)先設(shè)計(jì)好的程序包和數(shù)據(jù)存放預(yù)先設(shè)計(jì)好的程序包和數(shù)據(jù)的集合體。的集合體。程序包程序包PACKAGEPACKAGE）將已定義的數(shù)據(jù)類型、元件將已定義的數(shù)據(jù)類型、元件調(diào)用說明及子程序收集在一起，供調(diào)用說明及子程序收集在一起，供VHDLVHDL設(shè)計(jì)實(shí)體共設(shè)計(jì)實(shí)體共享和調(diào)用，若干個(gè)包則形成庫。享和調(diào)用，若干個(gè)包則形成庫。IEEE庫包括：庫包括：STD_LOGIC_1164STD_LOGIC_ARITH是是SYNOPSYS公司加公司加入入IEEE庫程序包，包括：庫程序包，包括：STD_LOGIC_SIGNED有符號(hào)數(shù)）有符

4、號(hào)數(shù)）STD_LOGIC_UNSIGNED無符號(hào)數(shù)）無符號(hào)數(shù)）1、庫、程序包、庫、程序包4第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL介紹STD_LOGIC_SMALL_INT(小整型數(shù)小整型數(shù))VHDL 87版本使用版本使用IEEE STD 1076-1987 語法標(biāo)準(zhǔn)語法標(biāo)準(zhǔn)VHDL 93版本使用版本使用IEEE STD 1076-1993 語法標(biāo)準(zhǔn)語法標(biāo)準(zhǔn)例：例：LIBRARY IEEEUSE IEEE.STD_LOGIC_1164.ALL描述器件的輸入、輸出端口數(shù)據(jù)類型中將要用到的描述器件的輸入、輸出端口數(shù)據(jù)類型中將要用到的IEEE的標(biāo)準(zhǔn)庫中的的標(biāo)準(zhǔn)庫中的STD_LOGIC_

5、1164程序包。程序包。5第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL介紹格式：格式：ENTITY 實(shí)體名實(shí)體名 IS類屬參數(shù)說明類屬參數(shù)說明端口說明端口說明END 實(shí)體名；實(shí)體名； 規(guī)則：（規(guī)則：（1類屬參數(shù)說明必須放在端口說明之前，類屬參數(shù)說明必須放在端口說明之前，用于指定如矢量位數(shù)、延遲時(shí)間等參數(shù)。例如用于指定如矢量位數(shù)、延遲時(shí)間等參數(shù)。例如GENERICm：TIME：=1 ns）；）；-說明說明m是是一個(gè)值為一個(gè)值為1ns的時(shí)間參數(shù)的時(shí)間參數(shù)則程序語句：則程序語句：tmp1 = d0 AND se1 AFTER m；-表表示示d0 AND se1經(jīng)經(jīng)1ns延遲后才送到延遲后才

6、送到tem1。2、實(shí)體、實(shí)體ENTITY說明說明6第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL介紹（2端口說明是描述器件的外部接口信號(hào)的說明，端口說明是描述器件的外部接口信號(hào)的說明，相當(dāng)于器件的引腳說明。其格式為：相當(dāng)于器件的引腳說明。其格式為：PORT端口名端口名，端口名，端口名：方向：方向 數(shù)據(jù)類型名；數(shù)據(jù)類型名；： 端口名端口名，端口名，端口名：方向：方向 數(shù)據(jù)類型名）；數(shù)據(jù)類型名）； 例如：例如：PORTa，b：IN STD_LOGIC； s：IN STD_LOGIC； y：OUT STD_LOGIC）；）；7第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL介紹端口方向

7、包括：端口方向包括：IN； -輸入，輸入， 符號(hào)：符號(hào)：OUT； -輸出，輸出， 符號(hào)：符號(hào)：INOUT；-雙向，雙向， 符號(hào)：符號(hào)：BUFFER；-具有讀功能的輸出，符號(hào)：具有讀功能的輸出，符號(hào)：D QBUFFER 端口端口8第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL介紹9例：用例：用VHDL語言編寫的實(shí)體聲明：語言編寫的實(shí)體聲明：library ieee;use ieee.std_logic_1164.all;entity or_gate is port ( a : in bit ; b : in bit ; c: out bit );end or_gate ;上面的實(shí)體聲明描

8、述了一個(gè)或門單元，它有三上面的實(shí)體聲明描述了一個(gè)或門單元，它有三個(gè)引腳個(gè)引腳a、b、c。給出了三個(gè)引腳。給出了三個(gè)引腳a、b、c的參的參數(shù)；數(shù)；in和和out數(shù)據(jù)類型是數(shù)據(jù)類型是bit?；驹O(shè)計(jì)單元的實(shí)體，用于指明設(shè)計(jì)基本單元的行為、基本設(shè)計(jì)單元的實(shí)體，用于指明設(shè)計(jì)基本單元的行為、元件及內(nèi)部連接關(guān)系，即定義設(shè)計(jì)單元的功能。元件及內(nèi)部連接關(guān)系，即定義設(shè)計(jì)單元的功能。 結(jié)構(gòu)體的結(jié)構(gòu)：結(jié)構(gòu)體的結(jié)構(gòu)：ARCHITECTURE 結(jié)構(gòu)體名結(jié)構(gòu)體名 OF 實(shí)體名實(shí)體名 IS說明語句說明語句；-為內(nèi)部信號(hào)、常數(shù)、數(shù)據(jù)類型、函數(shù)為內(nèi)部信號(hào)、常數(shù)、數(shù)據(jù)類型、函數(shù)定義定義BEGIN功能描述語句功能描述語句END A

9、RCHITECTURE 結(jié)構(gòu)體名；結(jié)構(gòu)體名；3、結(jié)構(gòu)體、結(jié)構(gòu)體ARCHITECTURE）10第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL介紹例如：或門的結(jié)構(gòu)體例如：或門的結(jié)構(gòu)體ARCHITECTURE or1 OF temp1 ISSIGNAL y：STD_LOGIC；BEGINy=a OR b；END ARCHITECTURE or1；11第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL介紹12第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL介紹4、進(jìn)程、進(jìn)程PROCESS）進(jìn)程語句屬于并行語句，它在進(jìn)程語句屬于并行語句，它在VHDL中使用最頻繁、中使用最頻繁、最能體現(xiàn)

10、最能體現(xiàn)VHDL風(fēng)格。風(fēng)格。 進(jìn)程語句格式：進(jìn)程語句格式：進(jìn)程標(biāo)號(hào)：進(jìn)程標(biāo)號(hào)：PROCESS （敏感信號(hào)參數(shù)表）（敏感信號(hào)參數(shù)表） IS 進(jìn)程說明部分進(jìn)程說明部分 BEGIN順序描述語句順序描述語句 END PROCESS 進(jìn)程標(biāo)號(hào)進(jìn)程標(biāo)號(hào)； 進(jìn)程語句是并行處理語句，即各個(gè)進(jìn)程是同時(shí)處理的，在一個(gè)結(jié)構(gòu)體中多個(gè)Process語句是同時(shí)并發(fā)運(yùn)行的。Process語句的特點(diǎn)：語句的特點(diǎn)：進(jìn)程結(jié)構(gòu)內(nèi)部的所有語句都是順序執(zhí)行的。進(jìn)程結(jié)構(gòu)內(nèi)部的所有語句都是順序執(zhí)行的。多進(jìn)程之間，是并行執(zhí)行的，并可訪問構(gòu)造多進(jìn)程之間，是并行執(zhí)行的，并可訪問構(gòu)造體或?qū)嶓w中所定義的信號(hào)。體或?qū)嶓w中所定義的信號(hào)。進(jìn)程的啟動(dòng)是由進(jìn)

11、程標(biāo)識(shí)符進(jìn)程的啟動(dòng)是由進(jìn)程標(biāo)識(shí)符process后的信號(hào)后的信號(hào)敏感表所標(biāo)明的信號(hào)來觸發(fā)進(jìn)程的活動(dòng)，也敏感表所標(biāo)明的信號(hào)來觸發(fā)進(jìn)程的活動(dòng)，也可以用可以用WAIT語句等待一個(gè)觸發(fā)條件的成立。語句等待一個(gè)觸發(fā)條件的成立。各進(jìn)程之間的通信是由信號(hào)來傳遞的。各進(jìn)程之間的通信是由信號(hào)來傳遞的。13第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL介紹例 不含信號(hào)敏感表的進(jìn)程語句ARCHITECTURE multiple_wait OF tests ISSIGNAL a,b:bit:=0;BEGINP1:PROCESS BEGIN WAIT ON a; WAIT ON b; WAIT FOR 0ns;

12、WAIT; END PROCESS p1;END ACHITECTURE multiple_wait;14第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL介紹例含信號(hào)敏感表和WAIT語句的錯(cuò)誤程序ARCHITECTUREsensitivity_list OF tests IS SIGNAL a,b:bit:=0; BEGIN p1:PROCESS(a) BEGIN WAIT ON b; WAIT FOR 0ns; WAIT; END PROCESS p1;END ARCHITECTURE sensitivity_list;15第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL介紹例利

13、用進(jìn)程語句設(shè)計(jì)的半加器ARCHITECTUTEbehav OF half_adder ISBEGINPadder:PROCESS(a,b)BEGIN sum=a XOR b AFTER 5ns; carry=a AND b AFTER 5ns;ENDPROCESS Padder;END behav;16第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL介紹 進(jìn)程是一個(gè)無限循環(huán)的硬件行為的描述。當(dāng)進(jìn)程執(zhí)行完最后一個(gè)語句時(shí)，在敏感信號(hào)的觸發(fā)下，又開始重復(fù)執(zhí)行，這個(gè)模塊就這樣永無修止地工作。但是如果沒有敏感信號(hào)的變化，這個(gè)進(jìn)程就不會(huì)工作。17第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL

14、介紹把特定的結(jié)構(gòu)體關(guān)聯(lián)指定給一個(gè)確定的實(shí)體，為把特定的結(jié)構(gòu)體關(guān)聯(lián)指定給一個(gè)確定的實(shí)體，為大型系統(tǒng)的設(shè)計(jì)提供管理和工程組織。大型系統(tǒng)的設(shè)計(jì)提供管理和工程組織。5、配置、配置CONFIGURATION）18第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL介紹configuration configuration 配置名配置名 of of 實(shí)體名實(shí)體名 is is for for 選配結(jié)構(gòu)體名選配結(jié)構(gòu)體名 end for end for ；end end 配置名；配置名；配置：從某個(gè)實(shí)體的多種結(jié)構(gòu)體描述方式中選擇配置：從某個(gè)實(shí)體的多種結(jié)構(gòu)體描述方式中選擇 特定的一個(gè)。特定的一個(gè)。19VHDL語

15、言的基本語句語言的基本語句n順序語句順序語句Sequential Statements）n并行語句并行語句Concurrent Statements）第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL介紹順序語句特征：順序語句只能出現(xiàn)在進(jìn)程或子程序、塊中順序語句描述的系統(tǒng)行為有時(shí)序流、控制流、條件分支和迭代算法等順序語句用于定義進(jìn)程、子程序等的算法順序語句的功能操作有算術(shù)、邏輯運(yùn)算，信號(hào)、變量的賦值，子程序調(diào)用等20第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL介紹順序語句 WAIT語句； 斷言語句； 信號(hào)代入語句； 變量賦值語句； IF語句； CASE語句； LOOP語句； NE

16、XT語句； EXIT語句； 過程調(diào)用語句； NULL語句。21第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL介紹并行語句 進(jìn)程語句 并發(fā)信號(hào)代入語句 條件信號(hào)代入語句 選擇信號(hào)代入語句 并發(fā)過程調(diào)用語句 塊語句 并行斷言語句 Generate 生成語句 元件例化語句22第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL介紹23第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)VHDL介紹library ieee; -使用的庫使用的庫use ieee.std_logic_1164.all;-使用的包使用的包 entity and_ent is -名為名為and_ent的實(shí)體的實(shí)體 por

17、t(a,b: in std_logic; -輸入信號(hào)為輸入信號(hào)為a，b y: out std_logic); -輸出信號(hào)為輸出信號(hào)為yend and_ent; architecture and_str of and_ent is 實(shí)體實(shí)體and_ent的結(jié)構(gòu)體，該結(jié)構(gòu)體名稱為的結(jié)構(gòu)體，該結(jié)構(gòu)體名稱為and_str begin y=a and b; - 邏輯表達(dá)式邏輯表達(dá)式 end and_str;例例:用用VHDL描述描述2輸入端與門電路。輸入端與門電路。LIBRARY IEEE；USE IEEE.STD LOGIC 1164.ALL ENTITY or1 ISPORT（a，b：IN STD_

18、LOGIC；y：OUT STD LOGIC）；）；END or1；ARCHITECTURE example1 OF or1 ISBEGIN y=a OR b;END example1；24第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)用VHDL描述基本邏輯器件【例】兩輸入端或門的描述【例】兩輸入端或門的描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder ISPORT(a,b:IN STD_LOGIC;so,co:OUT STD_LOGIC);END h_adder;ARCHITECTURE example2 OF h_adder

19、 ISBEGIN so=a XOR b;co=a AND b;END example2; absoco25第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)用VHDL描述基本邏輯器件【例】半加器的描述【例】半加器的描述LIBRARY IEEE；USE IEEE.STD LOGIC 1164.ALL ENTITY mux21 ISPORTa，b：IN STD LOGIC；s：IN STD LOGIC；y：OUT STD LOGIC）；）；END mux21；ARCHITECTURE example3 OF mux21 ISBEGIN y=a WHEN s=0 ELSEb；END ARCHITECTU

20、RE example3；ab sy26第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)用VHDL描述基本邏輯器件【例】【例】2選選1數(shù)據(jù)選擇器的描述數(shù)據(jù)選擇器的描述27第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)用VHDL描述基本邏輯器件例例:四選一電路四選一電路LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY mux4 ISPORT(input: IN STD_LOGIC_VECTOR (3 DOWNTO 0)；sel : IN STD_LOGIC_VECTOR (1 DOWNTO 0)；y: OUT STD_LOGIC)；END mux4；AR

21、CHITECTURE rtl OF mux4 ISBEGINPROCESS(input, sel)BEGINIF(sel=00) THENy=input(0)；ELSIF(sel=01) THENy=input(1)；ELSIF(sel=10) THENy=input(2)；ELSEy=input(3)；END IF；END PROCESS；END rtl；第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)組合邏輯電路的競爭與冒險(xiǎn)競爭競爭(Race) (Race) 由于電路中各個(gè)信號(hào)通過的路徑不同，當(dāng)加到某個(gè)門電路的兩個(gè)信號(hào)同時(shí)向相反方向變化時(shí)：(1) 變化時(shí)間有微小差異。(2) 信號(hào)邊沿變化時(shí)間

22、存在差異。這就是組合電路的競爭現(xiàn)象。28第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)組合邏輯電路的競爭與冒險(xiǎn)冒險(xiǎn)冒險(xiǎn)由于存在競爭，使電路的輸出出現(xiàn)瞬間的邏輯錯(cuò)誤稱為冒險(xiǎn)。工程上也稱為毛刺。ABF“0”想理ABF&29第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)組合邏輯電路的競爭與冒險(xiǎn)有競爭無冒險(xiǎn)有競爭有冒險(xiǎn)ABF30第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)組合邏輯電路的競爭與冒險(xiǎn)冒險(xiǎn)的類別冒險(xiǎn)的類別因?yàn)樾盘?hào)經(jīng)不同路徑傳輸后，到達(dá)電路中某一會(huì)因?yàn)樾盘?hào)經(jīng)不同路徑傳輸后，到達(dá)電路中某一會(huì)合點(diǎn)的時(shí)間差異產(chǎn)生的冒險(xiǎn)稱為邏輯冒險(xiǎn)。合點(diǎn)的時(shí)間差異產(chǎn)生的冒險(xiǎn)稱為邏輯冒險(xiǎn)。31第十講 組合邏輯電路的VHDL描述、競爭與冒險(xiǎn)組合邏輯電路的競爭與冒險(xiǎn)因?yàn)槎鄠€(gè)信號(hào)同時(shí)變化時(shí)因?yàn)檫^渡過程產(chǎn)生的差因?yàn)槎鄠€(gè)信號(hào)同