第九章、存儲器和可編程邏輯

1、9.1 半導體存儲器一、概述 半導體存儲器是一種能存儲大量二值數字信息的大規(guī)模集成電路，是現(xiàn)代數字系統(tǒng)特別是計算機中的重要組成部分。半導體存儲器ROMEPROM快閃存儲器PROME2PROM固定ROM（又稱掩膜ROM）可編程ROMRAMSRAMDRAM按存取方式來分：按制造工藝來分：半導體存儲器雙極型MOS型對存儲器的操作通常分為兩類：寫即把信息存入存儲器的過程。讀即從存儲器中取出信息的過程。兩個重要技術指標：存儲容量存儲器能存放二值信息的多少。單位是位或比特（bit）。1K=210=1024，1M=210K=220。存儲時間存儲器讀出（或寫入）數據的時間。一般用讀（或寫）周期來表示。二、掩膜

2、只讀存儲器（ROM）存儲的數據不會因斷電而消失，具有非易失性。特點： 只能讀出，不能寫入；1. ROM的基本結構 ROM主要由地址譯碼器、存儲矩陣和輸出緩沖器三部分組成，其基本結構如圖所示。ROM的基本結構 地址譯碼器存儲矩陣輸出緩沖器Dm 1D0W0W1W2 1nA0A1An 1三態(tài)控制信息單元(字)存儲單元字線位線 存儲單元可以由二極管、雙極型三極管或者MOS管構成。每個存儲單元可存儲1位二值信息（“0”或“1”）。 按“字”存放、讀取數據，每個“字”由若干個存儲單元組成，即包含若干“位”。字的位數稱為“字長”。 每當給定一組輸入地址時，譯碼器選中某一條輸出字線Wi，該字線對應存儲矩陣中的

3、某個“字”，并將該字中的m位信息通過位線送至輸出緩沖器進行輸出。存儲器的容量存儲器的容量字數字數位數位數2nm位位 地址譯碼器 R R R R 存儲矩陣 0123 DDDDEN輸出緩沖器 0123 DDDD3210WWWW01AA二極管ROM結構圖 2.二極管ROM字線位線 制作芯片時，若在某個字中的某一位存入“1”，則在該字的字線與位線之間接入二極管，反之，就不接二極管?！?”ROM的數據表 31002113212203WWWDWWDWWWDWWD 地址譯碼器實現(xiàn)地址碼的與運算，每條字線對應一個最小項。存儲矩陣實現(xiàn)字線的或運算。013012011010AAWAAWAAWAAW 地址譯碼器 E

4、ND3 D2 D1 D0 W0 W1 W2 W3 A1 A0 3.MOS管ROM 地址譯碼器 D3 D2 D1 D0 W0 W1 W2 W3 A1 A0 存儲矩陣 ROM的點陣圖“1”“0”2. 一次性可編程一次性可編程ROM（PROM）。出廠時，存儲內容全為。出廠時，存儲內容全為1（或全為（或全為0），用戶可根據自己的需要進行編程，但只能編程一次。，用戶可根據自己的需要進行編程，但只能編程一次。1. 固定ROM（掩模ROM ）。廠家把數據“固化”在存儲器中，用戶無法進行任何修改。使用時，只能讀出，不能寫入。二、可編程的只讀存儲器ROM的編程是指將信息存入ROM的過程。UCC字線字線Wi位線位

5、線Di熔絲熔絲 用戶對PROM編程是逐字逐位進行的。首先通過字線和位線選擇需要編程的存儲單元，然后通過規(guī)定寬度和幅度的脈沖電流，將該存儲管的熔絲熔斷，這樣就將該單元的內容改寫了。熔絲型PROM的存儲單元3. 紫外線擦除可編程ROM（EPROM）。采用浮柵技術，可通過紫外線照射而被擦除，可重復擦除上萬次。5. 快閃存儲器（Flash Memory）。也是采用浮柵型MOS管，存儲器中數據的擦除和寫入是分開進行的，數據寫入方式與EPROM相同，一般一只芯片可以擦除/寫入100萬次以上。4. 電可擦除可編程ROM（E2PROM）。也是采用浮柵技術，用電擦除，可重復擦寫100次，并且擦除的速度要快的多。

6、E2PROM的電擦除過程就是改寫過程，它具有ROM的非易失性，又具備類似RAM的功能，可以隨時改寫。 三、隨機存取存儲器（RAM）斷電后存儲的數據隨之消失，具有易失性。特點： 可隨時讀出，也可隨時寫入數據； 根據存儲單元的工作原理不同，RAM分為靜態(tài)RAM和動態(tài)RAM。靜態(tài)RAM: 優(yōu)點:數據由觸發(fā)器記憶,只要不斷電,數據就能永久保存。缺點:存儲單元所用的管子數目多,功耗大,集成度受到限制。動態(tài)RAM:優(yōu)點:存儲單元所用的管子數目少,功耗小,集成度高。缺點:為避免存儲數據的丟失,必須定期刷新。行地址譯碼器存儲矩陣A0A1AiDm1D0列地址譯碼器讀/寫控制電路Ai 1An1CSR/WI/O0I

7、/Om 11）SRAM的基本結構1.靜態(tài)隨機存儲器(SRAM)SRAM主要由存儲矩陣、地址譯碼器和讀/寫控制電路三部分組成.SRAM的基本結構 CS稱為片選信號。 CS=0時，RAM工作； CS=1時，所有I/O端均為高阻狀態(tài)，不能對RAM進行讀/寫操作。R/W稱為讀/寫控制信號。 R/W=1時，執(zhí)行讀操作； R/W=0時，執(zhí)行寫操作。 存儲容量字數位數 2nm位2）SRAM靜態(tài)存儲單元UDDV4V2QQV1V3V5V6V7V8I/OI/O列選線Y行選線X存儲單元位線D位線D(a) 六管NMOS存儲單元基本RS觸發(fā)器無論讀出還是寫入操作，都必須使行選線X和列選線Y同時為“1”.UDDV4V2V

8、6V5V1V3V7V8YI/OI/O位位線線D位位線線DX(b)六管CMOS存儲單元PMOS管2.動態(tài)隨機存儲器(DRAM)V4V3V1V2V7V8YDD位線D位線DC1C2CO1CO2QQ預充脈沖V5V6X存儲單元UC1UC2UCC四管動態(tài)MOS存儲單元 動態(tài)MOS存儲單元利用MOS管的柵極電容來存儲信息，但由于柵極電容的容量很小，而漏電流又不可能絕對等于0，所以電荷保存的時間有限。為了避免存儲信息的丟失，必須定時地給電容補充漏掉的電荷。通常把這種操作稱為“刷新”或“再生”。 刷新之間的時間間隔一般不大于 20ms。 動態(tài)MOS存儲單元有四管電路、三管電路和單管電路等。V4V3V1V2V7V

9、8YDD位線D位線DC1C2CO1CO2QQ預充脈沖V5V6X存儲單元UC1UC2UCC四管動態(tài)MOS存儲單元寫入數據：D=1時，C2充電，寫入Q=1；D=0時，C1充電，寫入Q=0。X=Y=“1”01101001讀出數據：Q=0時，讀出D=0；Q=1時，讀出D=1；X=Y=“1”10CO1、CO2預充電01寫入信息時，字線為高電平，VT導通，位線上的數據經過VT存入CS。讀出信息時，字線為高電平，VT管導通，這時CS經VT向CO充電，使位線獲得讀出的信息。這是一種破壞性讀出。因此每次讀出后，要對該單元補充電荷進行刷新，同時還需要高靈敏度讀出放大器對讀出信號加以放大。單管動態(tài)MOS存儲單元字選

10、線字選線位線位線D( (數據線數據線) )CO輸出電容VTCS存儲電容四、存儲器容量的擴展位擴展可以用多片芯片并聯(lián)的方式來實現(xiàn)。 各地址線、讀/寫線、片選信號對應并聯(lián)， 各芯片的I/O口作為整個RAM輸入/出數據端的一位。1. 位擴展方式增加I/O端個數用10241 位的RAM擴展為10248 位RAMA0A1 A9R/W CS10241RAMI/OA0A1 A9R/W CS10241RAMI/OA0A1 A9R/W CS10241RAMI/OI/O1I/O2I/O7A0A1A9R/WCS一一片片存存儲儲容容量量總總存存儲儲容容量量 N八片2. 字擴展方式增加地址端個數一一片片存存儲儲容容量量

11、總總存存儲儲容容量量 N例：用2568 位的RAM擴展為10248 位RAM。分析：N=425628，每片有8條地址線；1024210，需要10條地址線； 所以，需要增加2條高位地址線來控制4片分別工作，即需要一個2-4線譯碼器。字擴展可以利用外加譯碼器控制芯片的片選(CS)輸入端來實現(xiàn)。 各片RAM對應的數據線、讀/寫線對應并聯(lián)； 低位地址線也并聯(lián)接起來； 要增加的高位地址線，通過譯碼器譯碼，將其輸出分別接至各片的片選控制端。A0A1 A7R/W CS2568RAMI/O0I/O7(1)A0A1 A7R/W CS2568RAMI/O0I/O7(2)A0A1 A7R/W CS2568RAMI/

12、O0I/O7(3)A0A1 A7R/W CS2568RAMI/O0I/O7(4)A0A1A7R/WY0A8A924譯碼器Y1Y2Y3I/O0I/O7A0A1用2568 位的RAM擴展為10248 位RAM的系統(tǒng)框圖 自20世紀60年代以來，數字集成電路已經歷了從SSI、 MSI、LSI到VLSI的發(fā)展過程。數字集成電路按照芯片設計方法的不同大致可以分為三類： 通用型中、 小規(guī)模集成電路； 用軟件組態(tài)的大規(guī)模、 超大規(guī)模集成電路， 如微處理器、 單片機等； 專用集成電路(ASIC-Application Specific Integrated Circuit)。 ASIC是一種專門為某一應用領域

13、或為專門用戶需要而設計、制造的LSI或VLSI電路，它可以將某些專用電路或電子系統(tǒng)設計在一個芯片上， 構成單片集成系統(tǒng)。 9.2 可編程邏輯器件基礎一、PLD發(fā)展概況1. PLD連接的表示二、PLD電路的表示方法 PLD的輸入、反饋緩沖器都采用了互補輸出結構。輸出緩沖器一般為三態(tài)輸出緩沖器。 2. 緩沖器的表示ENAAENAAAAA斷開編程連接固定連接（硬連接）3. 與門及或門的表示1ABCYYA B CYA B C&ABCYYA B CABP1=0P2=0P3=1與門的缺省狀態(tài)“懸浮1”狀態(tài)與陣列Y1 1Y2 2或陣列AB與陣列Y1 1Y2 2或陣列BB AA 4. 與或陣列圖 任一組合邏輯

14、函數都可用“與或”式表示，即任何組合邏輯函數都可以用一個與門陣列與一個或門陣列來實現(xiàn)。 ABBAmBAYBABAmBAY),(),(),(),(302121如：標準畫法簡化畫法輸入電路與陣列或陣列輸出電路輸入項乘積項或項輸出輸入 低密度可編程邏輯器件的集成密度小于每片700 個等效門，它主要包括PROM、PLA、PAL和GAL四種器件。 9.3 低密度可編程邏輯器件PLD基本結構四種PLD的結構特點 一、可編程只讀存儲器PROM 與陣列(固定)D2 2D1 1D0 0或陣列(可編程)A2 2A1 1A0 0完全譯碼陣列實現(xiàn)組合邏輯函數：將函數寫為最小項之和形式，將對應的與項或起來即可。容量與門

15、數或門數 2nm利用效率低。例：試用PROM實現(xiàn)4位二進制碼到Gray碼的轉換。轉換真值表與陣列或陣列A2 2A1 1A0 0A3 3D2 2D1 1D0 0D3 3二、可編程邏輯陣列PLA 與陣列(可編程)A2 2A1 1A0 0D2 2D1 1D0 0或陣列(可編程)實現(xiàn)組合邏輯函數：將函數化簡為最簡與或式，將對應的與項或起來即可。容量與門數或門數 制造工藝復雜。與陣列或陣列A3A2A1A0D3D2D1D0例：試用PLA實現(xiàn)4位二進制碼到Gray碼的轉換。01010121212323233AAAADAAAADAAAADAD 解：利用卡諾圖化簡得最簡與或式：時序型PLA基本結構圖 PLA的與

16、或陣列只能構成組合邏輯電路，若在PLA中加入觸發(fā)器則可構成時序型PLA，實現(xiàn)時序邏輯電路。與陣列與陣列或陣列或陣列X1Xn觸發(fā)器觸發(fā)器Z1ZmW1WlQkQ11 1 1 0 0 0 0 1 01 0 0例：試用PLA和JK觸發(fā)器實現(xiàn)2位二進制可逆計數器。當X=0時，進行加法計數；X=1時，進行減法計數。 解：X為控制信號，Y為進位（借位）輸出信號。X/YQ2Q10011100/01/01/11/01/00/00/10/0010 0 0 0 0 1 0 1 00 1 1Y Q Q Q Q X1n1n nn 12121 0 0 1 0 11 1 01 1 10 1 0 1 0 0 1 1 00 0

17、 1畫狀態(tài)圖列狀態(tài)轉移表求狀態(tài)、驅動和輸出方程 12 nQ的的卡卡諾諾圖圖 X 00 01 11 10 0 0 1 0 1 1 1 0 1 0 nnQQ12 11 nQ的的卡卡諾諾圖圖 X 00 01 11 10 0 1 0 0 1 1 1 0 0 1 nnQQ12 Y的的卡卡諾諾圖圖 X 00 01 11 10 0 0 0 1 0 1 1 0 0 0 nnQQ12 n1n2n1n2n0n0n01n1n2n1n1n2n1n1n2n1n2n1n2n1n2n11n2QQXQQXYQ0Q1QQQXQQXQQXQX QXQQQXQQXQQXQ )()(比較得驅動方程：nnQXQXKJKJ1122111

18、 畫陣列圖1JC11K1JC11KX1CPQ1Q2Y三、可編程陣列邏輯PAL A2A1A0D0D1D2或陣列（固定）與陣列（可編程）實現(xiàn)組合邏輯函數：將函數化簡為最簡與或式，將對應的與項相或輸出即可。只能一次性編程。1.PAL的應用例：試用PAL實現(xiàn)下列邏輯函數。 ),(),(),(),(654321643221mCBAYmCBAYACCBBAYCABAY 21解：化簡得最簡與或式：與陣列或陣列A BCY1Y22.PAL的四種輸出結構輸入行輸入行OI專用輸出結構 這種結構的輸出端只能作輸出用，不能作輸入用。因電路中不含觸發(fā)器，所以只能實現(xiàn)組合邏輯電路。輸出端可以是或門、或非門，或者互補輸出結構

19、。 目前常用的產品有 PAL10H8(10輸入，8輸出，高電平輸出有效)、PAL10L8、 PAL16C1(16輸入，1輸出，互補型輸出)等。可編程I/O輸出結構 這種結構的或門輸出經過三態(tài)輸出緩沖器，可直接送往輸出，也可再經互補輸出的緩沖器反饋到與陣列輸入。即它既可作為輸出用，也可作為輸入用。用于實現(xiàn)復雜的組合邏輯電路。 目前常用的產品有 PAL16L8、PAL20L10等。II/OOE當OE=0時，三態(tài)輸出呈高阻態(tài)，I/O引腳作輸入使用；當OE=1時，三態(tài)門選通，I/O引腳作輸出使用。寄存器輸出結構 這種結構的輸出端有一D觸發(fā)器。在時鐘的上升沿先將或門輸出寄存在D觸發(fā)器的Q端，當使能信號O

20、E有效時，Q端的信號經三態(tài)緩沖器反相后輸出，輸出為低電平有效。觸發(fā)器的Q輸出還可以通過緩沖器反饋送至與陣列的輸入端。 因而這種結構的PAL能記憶原來的狀態(tài)，實現(xiàn)時序邏輯電路。目前常用的產品有 PAL16R4、PAL16R8(R表示寄存器輸出型)等。IQQ1DQ時鐘時鐘OEC1IQQ1D時鐘時鐘OEQC1YQ異或輸出結構 這種結構的輸出部分有兩個或門，它們的輸出經異或門進行異或運算后再經D觸發(fā)器和三態(tài)緩沖器輸出。這種結構不僅便于對與或邏輯陣列輸出的函數求反，還可以實現(xiàn)對寄存器狀態(tài)進行保持操作。目前常用的產品有 PAL20X4、PAL20X8(X表示異或輸出型)等。QIQIQIY 保保持持 QY

21、I 0求反求反 QY I 1 GAL是在PAL的基礎上發(fā)展起來的，具有和PAL相同的與或陣列，即可編程的與陣列和固定的或陣列。不同的是它采用了電擦除、電可編程的E2PROM工藝制作，可以用電信號擦除并反復編程上百次。GAL器件的輸出端設置了可編程的輸出邏輯宏單元OLMC（Output Logic Macro Cell），通過編程可以將OLMC設置成不同的輸出方式。這樣同一型號的GAL器件可以實現(xiàn)PAL器件所有的各種輸出電路工作模式，即取代了大部分PAL器件， 因此稱為通用可編程邏輯器件。 GAL器件分兩大類：一類為普通型GAL，其與或陣列結構與PAL相似，如GAL16V8（V表示輸出方式可變）

22、、GAL20V8 、ispGAL16Z8都屬于這一類；另一類為新型GAL，其與或陣列均可編程， 與PLA結構相似，主要有GAL39V8。 四、通用陣列邏輯GAL 優(yōu)點： 采用電擦除工藝和高速編程方法，使編程改寫變得方便、 快速，整個芯片改寫只需數秒鐘，一片可改寫 100 次以上。 采用E2CMOS工藝，保證了GAL的高速度和低功耗。存取速度為 1240 ns，功耗僅為雙極性PAL器件的1/2或1/4，編程數據可保存 20年以上。 采用可編程的輸出邏輯宏單元(OLMC)，使其具有極大的靈活性和通用性。 可預置和加電復位所有寄存器，具有100%的功能可測試性。 備有加密單元，可防止他人非法抄襲設計

23、電路。GAL器件的特點缺點： GAL和PAL一樣都屬于低密度PLD，其共同缺點是規(guī)模小，每片相當于幾十個等效門電路，只能代替 24片MSI器件，遠達不到LSI和VLSI專用集成電路的要求。 另外，GAL在使用中還有許多局限性，如一般GAL只能用于同步時序電路，各OLMC中的觸發(fā)器只能同時置位或清0，每個OLMC中的觸發(fā)器和或門還不能充分發(fā)揮其作用，且應用靈活性差等。這些不足之處，都在高密度PLD中得到了較好的解決。 1. 陣列擴展型高密度可編程邏輯器件 9.4 高密度可編程邏輯器件 高密度可編程邏輯器件的集成密度大于每片1000個等效門，它主要包括EPLD、CPLD和FPGA三種。 陣列擴展型HDP