芯片設(shè)計(jì)實(shí)現(xiàn)介紹

1、芯片設(shè)計(jì)實(shí)現(xiàn)介紹北京中電華大電子設(shè)計(jì)有限責(zé)任公司微電子技術(shù)l 20世紀(jì)最偉大的技術(shù)l 信息產(chǎn)業(yè)最重要的技術(shù)l 進(jìn)步最快的技術(shù)基爾比(Jack Kilby)的第一個(gè)安置在半導(dǎo)體鍺片上的電路取得了成功“相移振蕩器”，世界上第一塊集成電路在TI誕生，基爾比據(jù)此獲得諾比爾物理獎。 芯片是現(xiàn)代社會生活消費(fèi)類產(chǎn)品的基石 集成電路和集成電路設(shè)計(jì)概念l 集成電路：把組成電路的元件、器件以及相互間的連線放集成電路：把組成電路的元件、器件以及相互間的連線放在單個(gè)芯片上，整個(gè)電路就在這個(gè)芯片上，把這個(gè)芯片放在單個(gè)芯片上，整個(gè)電路就在這個(gè)芯片上，把這個(gè)芯片放到腔體中進(jìn)行封裝，電路與外部的連接靠引腳完成。到腔體中進(jìn)行封

2、裝，電路與外部的連接靠引腳完成。l 集成電路設(shè)計(jì)：根據(jù)電路功能和性能的要求，在正確選擇集成電路設(shè)計(jì)：根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計(jì)成本，縮短設(shè)計(jì)周情況下，盡量減小芯片面積，降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期，以保證全局優(yōu)化，設(shè)計(jì)出滿足要求的集成電路。期，以保證全局優(yōu)化，設(shè)計(jì)出滿足要求的集成電路。l 集成電路設(shè)計(jì)集成電路設(shè)計(jì)輸出：輸出：最終輸出是掩膜版圖最終輸出是掩膜版圖GDSGDS數(shù)據(jù)數(shù)據(jù)，通過，通過制版和工藝流片可以得到所需的集成電路制版和工藝流片可以得到所需的

3、集成電路。設(shè)計(jì)與設(shè)計(jì)與加工加工之之間的接口間的接口是是版圖版圖數(shù)據(jù)。數(shù)據(jù)。微電子技術(shù)飛速發(fā)展與摩爾定律l 自從芯片誕生以來，芯片的發(fā)展基本上遵循了英特爾公司創(chuàng)始人之一的Gordon E. Moore 1965年預(yù)言的摩爾定律。該定律說： 當(dāng)價(jià)格不變時(shí)，集成電路上可容納的晶體管數(shù)目，約每隔18個(gè)月便會增加一倍，性能也將提升一倍。換言之，每一元所能買到的電腦性能，將每隔18個(gè)月翻兩倍以上。l 芯片設(shè)計(jì)是集成電路產(chǎn)業(yè)鏈中的關(guān)鍵環(huán)節(jié)，是連接市場需求和芯片加工的重要橋梁，是表現(xiàn)芯片創(chuàng)意、知識產(chǎn)權(quán)與專利的重要載體。設(shè)計(jì)的本質(zhì)是創(chuàng)新，芯片加工工藝存在著物理限制的可能，而芯片設(shè)計(jì)則可以在不同層次的加工舞臺上發(fā)

4、揮無盡的創(chuàng)造活力，從這個(gè)意義上說，忽略設(shè)計(jì)，就忽略了明天，掌握了設(shè)計(jì)，就掌握了未來集成電路設(shè)計(jì)過程和方法 集成電路的集成電路的設(shè)計(jì)過程設(shè)計(jì)過程: : 設(shè)計(jì)創(chuàng)意設(shè)計(jì)創(chuàng)意 + + 仿真驗(yàn)證仿真驗(yàn)證是是功能要求功能要求行為設(shè)計(jì)（行為設(shè)計(jì)（VHDL）行為仿真行為仿真綜合、優(yōu)化綜合、優(yōu)化網(wǎng)表網(wǎng)表時(shí)序仿真時(shí)序仿真布局布線布局布線版圖版圖后仿真后仿真否否是是否否否否是是Sign offCAD輔助設(shè)計(jì)支持規(guī)模越來越大、復(fù)雜度越來越高的芯片開發(fā)l 第一代IC設(shè)計(jì)CAD工具出現(xiàn)于20世紀(jì)60年代末70年代初，但只能用于芯片的版圖設(shè)計(jì)及版圖設(shè)計(jì)規(guī)則的檢查。l 第二代CAD系統(tǒng)隨著工作站的推出，出現(xiàn)于80年代。其不僅

5、具有圖形處理能力，而且還具有原理圖輸入和模擬能力 。l 如今CAD工具已進(jìn)入了第三代，稱之為EDA系統(tǒng)。其主要標(biāo)志是工具支持全流程系統(tǒng)級到版圖設(shè)計(jì)。 芯片分層分級設(shè)計(jì)l 系統(tǒng)級l 算法級l 寄存器傳輸級（RTL）l 門級l 電路（開關(guān)）級l 物理級系統(tǒng)級行為、性能描述CPU、存儲器、控制器子系統(tǒng)、電路板算法級I/O算法硬件模塊、數(shù)據(jù)結(jié)構(gòu)部件間物理連接RTL級狀態(tài)表ALU、寄存器、MUX宏單元門級布爾方程門、觸發(fā)器單元版圖電路級微分方程晶體管、電阻、電容晶體管版圖物理級全芯片版圖芯片設(shè)計(jì)規(guī)模和加工工藝節(jié)點(diǎn)l 設(shè)計(jì)規(guī)模：一般以等效邏輯門來計(jì)算，一個(gè)二輸入與非門算1個(gè)門，一個(gè)觸發(fā)器等效6個(gè)門，現(xiàn)在S

6、oC都在100萬門-1000萬門級別。l 工藝節(jié)點(diǎn)：一般以MOS晶體管溝通長度的特征值來表征工藝節(jié)點(diǎn)，如0.18um、0.13um、90nm、65nm、40nm、28nm，為了降低成本，縮小芯片面積，還會有0.162um、0.11um、55nm等半工藝節(jié)點(diǎn)，它是通過光學(xué)的處理方法把版圖數(shù)據(jù)X、Y方向各縮小10%，達(dá)到面積縮小20%。SMIC 0.18um工藝MOS器件溝道長度l MOS器件溝道長度為0.18um，是標(biāo)準(zhǔn)的0.18um工藝，版圖設(shè)計(jì)為0.18um，最后在硅片器件也是0.18um。HG EF130 0.13um工藝MOS器件溝道長度l MOS器件溝道長度為0.15um，是非標(biāo)準(zhǔn)的0

7、.13um工藝，版圖設(shè)計(jì)為0.15um，最后在硅片器件也是0.15um。后端工藝采用90nm工藝，最后等效看相當(dāng)于0.13um的水平TSMC 65nm 工藝MOS器件溝道長度l MOS器件溝道長度為0.65，是標(biāo)準(zhǔn)的0.65nm工藝，版圖設(shè)計(jì)為60nm，經(jīng)過光學(xué)處理最后在硅片器件是65nm。SMIC 55nm 工藝MOS器件溝道長度l MOS器件溝道長度為55nm，是半工藝節(jié)點(diǎn)，版圖設(shè)計(jì)為60nm，經(jīng)過光學(xué)處理最后在硅片器件是55nm。芯片設(shè)計(jì)前端流程圖市場需求產(chǎn)品需求需求分解產(chǎn)品規(guī)格系統(tǒng)設(shè)計(jì)模塊設(shè)計(jì)編碼實(shí)現(xiàn)仿真驗(yàn)證設(shè)計(jì)實(shí)現(xiàn)流程SoC芯片結(jié)構(gòu)IOIOIOIOIOIOIOIOIOIOCPULog

8、icModule ALogicModule BLogicModule CAnalogModule AAnalogModule BAnalogModule CSOCMemory Module AMemory Module B基于Verilog硬件描述語言的前端設(shè)計(jì)硬件描述語言優(yōu)點(diǎn)用軟件描述語言的方式表達(dá)硬件，容易理解高效成熟的設(shè)計(jì)流程支持，縮短芯片開發(fā)時(shí)間世界通用的標(biāo)準(zhǔn)設(shè)計(jì)語言，設(shè)計(jì)重用性好功能驗(yàn)證速度快Verilog編碼示例設(shè)計(jì)文檔Verilog編碼復(fù)雜模塊的編碼示例芯片仿真驗(yàn)證l 波形圖能夠直觀看到芯片的功能，供設(shè)計(jì)者確認(rèn)和debug使用模擬電路設(shè)計(jì)模擬電路仿真標(biāo)準(zhǔn)單元版圖設(shè)計(jì)l標(biāo)準(zhǔn)單元是已

9、設(shè)計(jì)好的具有一定邏輯功能的單元電路,這些單元電路已經(jīng)完成了緊湊的布局布線,經(jīng)過嚴(yán)格測試,能保證邏輯功能和嚴(yán)格時(shí)序芯片設(shè)計(jì)實(shí)現(xiàn)流程圖基于標(biāo)準(zhǔn)單元的芯片版圖設(shè)計(jì)l 概念：從標(biāo)準(zhǔn)單元庫中調(diào)用事先經(jīng)過精心設(shè)計(jì)的邏輯單元，并排列成行，行間留有可調(diào)整的布線通道，再按功能要求將各內(nèi)部單元以及輸入/輸出單元連接起來，形成所需的專用電路l 芯片布局：芯片中心是單元區(qū)，輸入/輸出單元和壓焊塊在芯片四周，基本單元具有等高不等寬的結(jié)構(gòu)，布線通道區(qū)沒有寬度的限制，利于實(shí)現(xiàn)優(yōu)化布線。l 標(biāo)準(zhǔn)單元庫：標(biāo)準(zhǔn)單元庫中的單元是用人工優(yōu)化設(shè)計(jì)的，力求達(dá)到最小的面積和最好的性能，完成設(shè)計(jì)規(guī)則檢查和電學(xué)驗(yàn)證l 不同設(shè)計(jì)階段調(diào)用不同描述

10、芯片版圖布局l 布局將模塊安置在芯片的適當(dāng)位置，滿足一定目標(biāo)函數(shù)。對級別最低的功能塊，是指根據(jù)連接關(guān)系，確定各單元的位置，級別高一些的，是分配較低級別功能塊的位置，使芯片面積盡量小。芯片版圖布線l 布線根據(jù)電路的連接關(guān)系（連接表）在指定區(qū)域（面積、形狀、層次）百分之百完成連線。布線均勻，優(yōu)化連線長度、保證布通率。802.11n WiFi無線通信芯片完整版圖lTSMC 65nm 1P7M 數(shù)?；旌瞎に囆酒鎴D驗(yàn)證與檢查l DRC：幾何設(shè)計(jì)規(guī)則檢查l ERC：電學(xué)規(guī)則檢查l LVS：網(wǎng)表一致性檢查l POSTSIM：后仿真（提取實(shí)際版圖參數(shù)、電阻、電容，生成帶寄生量的器件級網(wǎng)表，進(jìn)行開關(guān)級邏輯模擬

11、或電路模擬，以驗(yàn)證設(shè)計(jì)出的電路功能的正確性和時(shí)序性能等)，產(chǎn)生測試向量集成電路制造工藝l 雙極型集成電路制造工藝（TTL、ECL）l CMOS集成電路制造工藝（主流工藝）l BiCMOS集成電路制造工藝（混合工藝）芯片版圖層次l 我們把設(shè)計(jì)過程抽象成若干概念性版圖層次，這些層次代表線路轉(zhuǎn)換成硅芯片時(shí)所必需的掩模圖形，在硅片上形成晶體管和互聯(lián)，實(shí)現(xiàn)功能。它們一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示，由這些層經(jīng)過邏輯運(yùn)算得到加工Mask數(shù)據(jù)。l 一個(gè)55nm工藝的智能卡芯片有超過40層的mask芯片中晶體管縱向結(jié)構(gòu)圖芯片材料-單晶硅錠和晶圓采用旋轉(zhuǎn)拉伸的方式單晶硅錠，采用旋轉(zhuǎn)拉伸的方式單晶硅錠，單晶硅錠：整體基本呈圓柱形，單晶硅錠：整體基本呈圓柱形，重約重約100千克，硅純度千克，硅純度99.9999。然后經(jīng)過切片、圓邊、研磨、拋然后經(jīng)過切片、圓邊、研磨、拋光得到晶圓（光得到晶圓（Wafer