數(shù)字IC設(shè)計(jì)流程

1、模擬?數(shù)字?OR數(shù)字IC設(shè)計(jì)流程數(shù)字IC設(shè)計(jì)流程制定芯片的具體指標(biāo)用系統(tǒng)建模語言對各個模塊描述RTL設(shè)計(jì)、RTL仿真、硬件原型驗(yàn)證、電路綜合版圖設(shè)計(jì)、物理驗(yàn)證、后仿真等具體指標(biāo)制作工藝裸片面積封裝速度功耗功能描述接口定義前端設(shè)計(jì)與后端設(shè)計(jì)數(shù)字前端設(shè)計(jì)（front-end）以生成可以布局布線的網(wǎng)表(Netlist)為終點(diǎn)。數(shù)字后端設(shè)計(jì)（ back-end ）以生成可以可以送交foundry進(jìn)行流片的GDS2文件為終點(diǎn)。術(shù)語：tape-out提交最終GDS2文件做加工；Foundry芯片代工廠，如中芯國際。算法模型c/matlab codeRTL HDLvhdl/verilogNETLISTver

2、ilogStandcelllibraryLAYOUTGDSII對功能，時序，制造參數(shù)進(jìn)行檢查TAPE-OUT綜合工具根據(jù)基本單元庫的功能-時序模型，將行為級代碼翻譯成具體的電路實(shí)現(xiàn)結(jié)構(gòu)布局布線工具根據(jù)基本單元庫的時序-幾何模型，將電路單元布局布線成為實(shí)際電路版圖數(shù)字IC設(shè)計(jì)流程前端設(shè)計(jì)(RTL to Netlist) RTL（Register Transfer Level）設(shè)計(jì) 利用硬件描述語言，如verilog，對電路以寄存器之間的傳輸為基礎(chǔ)進(jìn)行描述綜合： 將RTL級設(shè)計(jì)中所得的程序代碼翻譯成實(shí)際電路的各種元器件以及他們之間的連接關(guān)系，可以用一張表來表示，稱為門級網(wǎng)表（Netlist）。ST

3、A（Static Timing Analysis，靜態(tài)時序分析）：套用特定的時序模型（Timing Model），針對特定電路分析其是否違反設(shè)計(jì)者給定的時序限制（Timing Constraint） RTL Code風(fēng)格代碼檢查功能仿真邏輯綜合成功？綜合后仿真成功？STA成功？代碼修改約束修改NNNNetlist 后端整個ASIC設(shè)計(jì)流程都是一個迭代的流程，在任何一步不能滿足要求，都需要重復(fù)之前步驟，甚至重新設(shè)計(jì)RTL代碼。模擬電路設(shè)計(jì)的迭代次數(shù)甚至更多。前端工具仿真和驗(yàn)證 1. QUATURS II2. Cadence的Incisive：就是大家最常用的nc_verilog, nc_sim,

4、 nc_lauch,verilog-xl的集合 。 綜合1. Synopsys的DC2. Cadence的RTL Compliler號稱時序，面積和功耗都優(yōu)于DC，但是仍然無法取代人們耳熟能詳?shù)腄C. 3. BuildGates ：與DC同期推出的綜合工具，但是在國內(nèi)基本上沒有什么市場，偶爾有幾家公司用。 啟動命令：bg_shell gui&后端設(shè)計(jì)（Netlist to Layout）APR:Auto Place and Route,自動布局布線Extract RC:提取延時信息DRC：Design Rule Check，設(shè)計(jì)規(guī)則檢查。LVS：Layout Versus Schematic，

5、版圖電路圖一致性檢查。ARPExtrat RCSTA成功？DRC成功？LVS成功？NN后仿真NetlistLayout EditNAPR(Auto Place And Route,自動布局布線) 芯片布圖（RAM,ROM等的擺放、芯片供電網(wǎng)絡(luò)配置、 I/O PAD擺放） 標(biāo)準(zhǔn)單元的布局 時鐘樹綜合 布線 DFM（Design For Manufacturing)布局布線主要是通過EDA工具來完成的APR工具工具APRSynopsysASTROCadenceEncounter布局布線流程IO，電源和地的布置指定平面布置圖指定平面布置圖電源的規(guī)劃電源的規(guī)劃電源布線電源布線布線布線ENCOUTER布

6、局布線設(shè)計(jì)流程1、登錄服務(wù)器，進(jìn)入終端，輸入：encounter ，進(jìn)入soc encounter2、調(diào)入門級網(wǎng)表和庫 網(wǎng)表文件：bin/accu_synth.v 約束文件：bin/accu.sdc 時序庫： hjtc18_ff.lib hjtc18_ss.lib hjtc18_tt.lib IO約束文件：bin/accu.ioImport design 3、在advanced的power里添加 VDD GND4、布圖規(guī)劃floorplan 一開始有默認(rèn)值，但我們需要對自動布局的結(jié)果進(jìn)來手工調(diào)整。 Floorplanspecify Floorplan 我們需要芯片具體的尺寸要求改變里面的數(shù)值。

7、 將Ratio(H/W) 改為1 將core utilization改為0.5 將core to left /right/top/bottom 改為10 5、creat power ring在power里選擇power planingadd rings會彈出add ring對話框6、placement placestandard cells 然后placeplace Flip I/O7、Route routenanoroute得到最后的布線圖時鐘樹綜合時鐘樹和復(fù)位樹綜合為什么要放在APR時再做呢？時鐘樹綜合的目的：l低skewl低clock latencyDFM (Design For Man

8、ufacturing) lDFM：可制造性設(shè)計(jì) lDFM步驟在整個布局布線流程以后開始，主要目的是通過一些技術(shù)處理防止芯片在物理制造過程中出現(xiàn)問題，造成芯片不能工作。DFM的目的在于提高良率。DFM主要考慮以下效應(yīng)：l天線效應(yīng)lMetal liftoff效應(yīng)lMetal over-etching效應(yīng)DFM信號線太長造成由金屬線過窄造成由金屬過寬造成DRC （Design Rule Check） Design Rule： 由于制造工藝與電路性能等原因，對版圖設(shè)計(jì)有一定要求，比如說，線寬不能低于最低線寬，N阱間應(yīng)當(dāng)具有一定間距，每一層金屬應(yīng)當(dāng)具有一定密度等。LVS（layout versus sc

9、hematic ） LVS： LVS是為了檢查版圖文件功能與原有電路設(shè)計(jì)功能的一致性。LVS軟件根據(jù)標(biāo)準(zhǔn)單元庫設(shè)計(jì)者提供的cdl網(wǎng)表文件從版圖中提取電路網(wǎng)表。后端設(shè)計(jì)的挑戰(zhàn)時鐘樹（clock tree）當(dāng)生產(chǎn)工藝小于0.18um時，因?yàn)椴季€而造成的時序差異和延遲常常超過模塊中電路設(shè)計(jì)的差異和延遲。交叉效應(yīng)（cross talk）天線效應(yīng)（antenna effect）當(dāng)布線過長時產(chǎn)生的天線效應(yīng)會對電路的時序產(chǎn)生影響，解決的辦法是插入天線二極管?；旌想娐吩O(shè)計(jì)（mixed-signal design）用人單位要求高級數(shù)字前端電路工程師 工作地點(diǎn)：成都 職位描述：1.完成公司ASIC數(shù)字前端的設(shè)計(jì)和

10、驗(yàn)證；2. 配合數(shù)字后端部門完成ASIC的后端設(shè)計(jì)；3. 配合測試部門完成ASIC的測試；4.完成相關(guān)文檔的整理與編寫。任職要求：1. 相關(guān)專業(yè)本科以上學(xué)歷；2. 4-5年相關(guān)工作經(jīng)驗(yàn)，具有獨(dú)立設(shè)計(jì)模塊、芯片能力；3. 熟練掌握Verilog，熟悉芯片的仿真驗(yàn)證方法，熟悉 NC-Sim CS, Quartus等EDA工具；熟悉ASIC設(shè)計(jì)流程；了解系統(tǒng)總線架構(gòu)和常用軟硬件接口協(xié)議。4. 良好的溝通協(xié)調(diào)能力及團(tuán)隊(duì)合作精神。數(shù)字后端設(shè)計(jì)工程師 職位描述：負(fù)責(zé)數(shù)字電路的綜合、自動布局布線、時鐘分析、時序修正、電源分析、信號完整性分析、物理驗(yàn)證、代工廠tapeout等數(shù)字后端工作，協(xié)助前端工程師完成設(shè)

11、計(jì)、驗(yàn)證和時序分析，完成對代工廠數(shù)據(jù)交接和對客戶技術(shù)支持。任職資格：1. 微電子相關(guān)專業(yè)，本科以上學(xué)歷。2. 熟悉SOC從RTL到GDS的完整設(shè)計(jì)流程； 3. 能夠熟練使用Astro/Encounter、DC/PC、PT、Formality、MentorDFT、StarRC、Calibre等相關(guān)設(shè)計(jì)工具的某一套或幾種；4. 較好的英文閱讀能力； 5.高效的學(xué)習(xí)能力和團(tuán)對合作精神。謝謝后端設(shè)計(jì)的挑戰(zhàn)單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加標(biāo)題單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落

12、文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容 單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容 單擊此處添加段落文字內(nèi)容單擊此處添加標(biāo)題單擊此處添加標(biāo)題單擊此處添加段落文字內(nèi)容此處添加內(nèi)容此處添加內(nèi)容此處添加內(nèi)容此處添加內(nèi)容單擊此處添加段落文字內(nèi)容此處添加內(nèi)容此處添加內(nèi)容單擊此處添加段落文字內(nèi)容此處添加內(nèi)容此處添加內(nèi)容單擊此處添加段落文字內(nèi)容此處添加內(nèi)容此處添加內(nèi)容單擊此處添加段落文字內(nèi)容此處添加內(nèi)容此處添加內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加標(biāo)題單擊添加單擊添加內(nèi)容文字單擊添加單擊添加內(nèi)容文字單擊添加單擊

13、添加內(nèi)容文字單擊添加單擊添加內(nèi)容文字單擊此處添加標(biāo)題單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容單擊此處添加段落文字內(nèi)容